向集成电路器件施加应变的技术和配置制造技术

本公开内容的实施例描述了向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。集成电路器件包括：半导体衬底；第一阻挡膜，其与所述半导体衬底耦合；量子阱沟道，其耦合至所述第一阻挡膜，所述量子阱沟道包括具有第一晶格常数的第一材料；以及源极结构，其耦合至所述量子阱沟道，所述源极结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数，从而在所述量子阱沟道上施加应变。可以描述和/或请求保护其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】
本公开内容的实施例大体涉及集成电路领域，更具体地，涉及向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。
技术介绍
例如，诸如晶体管等集成电路器件通常形成在诸如用于电子或光电子器件的III-V族半导体材料等新兴的半导体薄膜中。这种III-V族材料不断增长的载流子迁移率可以增大其中形成的集成电路器件的速度。附图说明结合附图，通过以下详细描述将会容易地理解实施例。为了方便描述，相似的附图标记指代相似的结构元件。在附图中，通过示例的方式而非限制的方式来说明实施例。图I示意性地示出了根据某些实施例的示例的集成电路器件。图2提供了根据某些实施例的某些示例半导体材料的带隙能和晶格常数的示图。图3提供了 III-V族半导体材料的应力和相应电阻的曲线图。图4提供了贯穿根据某些实施例的集成电路器件的竖直方向的带隙能的示图。图5示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构中的源极结构和漏极结构的形成。图6示意性地示出了根据某些实施例的在各种工艺操作之后的半导体异质结构上的电极结构和应变诱导膜的形成。图7是根据某些实施例的制造集成电路的方法的流程图。图8示意性地示出了示例的基于处理器的系统，该系统可以包括如于此根据某些实施例描述的集成电路器件。具体实施例方式本公开内容的实施例提供了向诸如水平场效应晶体管等集成电路器件施加应变的技术和配置。在以下详细描述中，参考构成本文的一部分的附图，其中相似的附图标记始终指代相似的部分，并且其中通过举例说明的方式示出可以实践的实施例。应当理解可以在不脱离本公开内容的范围的情况下，利用其它实施例并且作出结构或逻辑变化。因此，以下详细描述不应理解为限制的意思，并且由所附的权利要求及其等同形式来限定根据本公开内容的实施例的范围。可以以最有助于理解所请求的主题的方式来将各种操作依次描述为多个独立的操作。然而，描述的次序不应当解释为暗示这些操作必须依照次序。具体地，可以不以所呈现的次序来执行这些操作。可以以与所描述的实施例中的次序不同的次序来执行所描述的操作。可以执行各种附加操作和/或可以在附加实施例中省略所描述的操作。本描述可以使用基于透视图的描述，诸如水平/竖直、上/下、后/前、上/下和顶/底等。这些描述可以不将于此描述的实施例的应用限制在具体取向。为了本公开内容的目的，短语“A和/或B”意思是(A)、(B)或(A和B)。为了本公开内容的目的，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B 和 C)。描述可以使用短语“在一(个)实施例中”或“在实施例中”，其均可以指一个或多个相同或不同的实施例。此外，如针对本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。术语“耦合”可以用于描述本文的部件之间的各种关系。例如，除非另有表达(例如，“电耦合”、“通信耦合”或“耦合以[执行功能]”)，否则术语“耦合至”通常可以指部件之间的更直接的物理连接。术语“与……耦合”通常指在所述耦合的部件之间可以或可以不存在其它插入部件的情况下的物理连接。 图I示意性地示出了根据某些实施例的示例的集成电路器件。在实施例中，集成电路器件100包括如图所示耦合的半导体衬底102、一个或多个缓冲膜104、第一阻挡膜106、量子阱沟道108、第二阻挡膜110、蚀刻停止膜112、接触膜114、源极结构116、漏极结构118、源极电极120、漏极电极122、栅极电极124以及应变诱导膜126。半导体衬底102可以包括N型或P型(100)偏离取向(off-oriented)的硅，半导体衬底102的晶向由惯例(xyz)表示，其中x、y和z表示互相垂直的三个维度中的相应的晶面。例如，半导体衬底102可以包括朝向(110)方向的在约2度至约8度之间的范围内切割偏离(off-cut) (100)方向的材料。可以使用其它切割偏离取向的或没有切割偏离取向的衬底102。切割偏离取向可以消除反相(anti-phase)边界。半导体衬底102可以具有约lQ-cm至约50kQ_cm的高的电阻率。高电阻率可以允许在半导体衬底102的有源表面125上形成的一个或多个集成电路器件(例如，集成电路器件100)的器件隔离。有源表面125可以是基本上平坦的表面，在其上形成诸如晶体管等集成电路器件(例如，集成电路器件100)。一个或多个缓冲膜104可以耦合至半导体衬底102。在实施例中，一个或多个缓冲膜104包括成核缓冲膜(未示出)和渐变缓冲膜(未示出)。例如，可以使用成核缓冲膜，来用半导体材料的原子双层填充半导体衬底102的台地(terrace)，例如，所述半导体材料包括一个或多个III-V族半导体材料和/或一个或多个II-VI族半导体材料或其组合。成核缓冲膜的成核部分(未示出)可以产生虚极(virtual polar)半导体衬底102。例如,这种成核部分的厚度可以是约3纳米(nm)至约50nm。成核缓冲膜的缓冲膜部分(未示出)可以用作防止穿透位错(dislocation threading)的缓冲部和/或在半导体衬底102与第一阻挡膜106之间提供约4%至约8%的晶格失配的控制。例如，成核缓冲膜的缓冲膜部分的厚度可以是约0. 3微米至约5微米。成核缓冲膜(例如，一个或多个缓冲膜104)可以包括III-V族半导体和/或II-VI族半导体，诸如砷化镓(GaAs)等。可以使用其它材料系统来形成包括N型或P型材料系统的成核缓冲膜。一个或多个缓冲膜104还可以包括形成在成核缓冲膜(未示出)上的渐变缓冲膜(未示出)。例如，渐变缓冲膜可以包括III-V族半导体材料和/或II-VI族半导体材料或其组合。例如，渐变缓冲膜可以包括铟铝砷化物(InxAlhAs),其中X的值在0至I之间，表示元素的相对成分。在一个实施例中，X的值在约0至约0. 52之间。在另一实施例中，渐变缓冲膜包括铟铝锑化物(InAlSbX在其它实施例中，包括N型或P型材料的其它材料系统可以用于渐变缓冲膜。例如，渐变缓冲膜可以包括逆渐变(inverse graded)的InAlAs或铟镓招砷化物(InGaAlAs),以向器件隔离提供更大的带隙。在这种材料系统中，渐变缓冲膜中不断增大的铝(Al)的相对百分比可以策略地增大量子阱沟道108的应变(例如，压缩应变)，从而提供集成电路器件100的性能。例如，渐变缓冲膜也可以 在半导体衬底102与诸如第一阻挡膜106等其它晶格失配膜之间提供应力驰豫，从而减小集成电路器件100中的穿透位错(threadingdislocation)缺陷。例如，渐变缓冲膜的厚度可以是约0. 5微米至2微米。在其它实施例中可以使用其它厚度。一个或多个缓冲膜104可以包括其它缓冲膜，或者提供与本文在其它实施例中所描述的功能类似的功能的技术。可以外延沉积一个或多个缓冲膜104。在实施例中，通过分子束外延(MBE)、原子层外延(ALE)、外延生长、化学束外延(CBE)、金属有机化学气相沉积(MOCVD)或其组合来沉积一个或多个缓冲膜。在其它实施例中可以使用其它合适的沉积方法。第一阻挡膜106可以与半导体衬底102耦合。例如，如图所示，第一阻挡膜106可以耦合至在半导体衬底102上形成的一个或多本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.12.23 US 12/646,6971.一种装置，包括 半导体衬底； 第一阻挡层，其与所述半导体衬底耦合； 量子阱沟道，其耦合至所述第一阻挡层，所述量子阱沟道包括具有第一晶格常数的第一材料；以及 源极结构，其耦合至所述量子阱沟道，所述源极结构包括具有第二晶格常数的第二材料，其中所述第二晶格常数不同于所述第一晶格常数。2.根据权利要求I所述的装置，还包括 漏极结构，其耦合至所述量子阱沟道，所述漏极结构包括具有所述第二晶格常数的所述第二材料。3.根据权利要求2所述的装置，其中所述第二晶格常数不同于所述第一晶格常数，以在所述量子阱沟道上施加单轴应变，所述单轴应变处于基本上平行于所述量子阱沟道的纵向方向的方向上，以增大所述量子阱沟道中的移动电荷载流子的速度。4.根据权利要求2所述的装置，其中所述第二晶格常数小于所述第一晶格常数，以在所述量子阱沟道上施加拉伸应变，从而增大所述量子阱沟道中的移动电荷载流子的速度，所述移动电荷载流子是电子。5.根据权利要求4所述的装置，其中所述量子阱沟道是N型器件的沟道。6.根据权利要求2所述的装置，其中所述第二晶格常数大于所述第一晶格常数，以在所述量子阱沟道上施加压缩应变，从而增大所述量子阱沟道中的移动电荷载流子的速度，所述移动电荷载流子是空穴。7.根据权利要求6所述的装置，其中所述量子阱沟道是P型器件的沟道。8.根据权利要求2所述的装置，其中所述源极结构外延耦合至所述量子阱沟道，且所述漏极结构外延耦合至所述量子阱沟道；并且 其中所述量子阱沟道、所述源极结构和所述漏极结构包括πι-v族半导体或II-VI族半导体或其组合。9.根据权利要求I所述的装置，其中所述量子阱沟道是水平场效应晶体管的沟道；并且 其中所述水平场效应晶体管是高电子迁移率晶体管(HEMT )。10.根据权利要求2所述的装置，还包括 第二阻挡层，其耦合至所述量子阱沟道，使得所述量子阱沟道设置在所述第一阻挡层与所述第二阻挡层之间；以及 接触层，其与所述第二阻挡层耦合。11.根据权利要求10所述的装置，还包括 源极电极，其耦合至所述源极结构； 漏极电极，其耦合至所述漏极结构； 栅极电极，其被耦合以控制所述量子阱沟道中的电流，所述栅极电极设置在所述源极电极与所述漏极电极之间；以及 应变诱导膜，其至少形成在所述源极结构和所述漏极结构上，以通过在所述量子阱沟道上施加拉伸或压缩应变而减小所述量子阱沟道的电阻，所述拉伸或压缩应变处于基本上平行于所述量子阱沟道的纵向方向的方向上。12.根据权利要求10所述的装置，其中所述第一阻挡层包括带隙能大于所述量子阱沟道的带隙能的材料；并且 其中所述第二阻挡层包括带隙能大于所述量子阱沟道的带隙能的材料。13.根据权利要求10所述的装置，还包括一个或多个缓冲层，其外延耦合至所述半导体衬底，所述第一阻挡层外延耦合至所述一个或多个缓冲层。14.根据权利要求10所述的装置，其中 所述半导体衬底包括硅(Si)， 所述第一阻挡层包括铟铝砷化物(InAlAs)或磷化铟(InP)或其组合， 所述量子阱沟道的所述第一材料包括铟镓砷化物(InGaAs), 所述源极结构和所述漏极结构的所述第二材料包括砷化镓(GaAs)， 所述第二阻挡层包括铟铝砷化物(InAlAs)或磷化铟(InP)或其组合，并且 所述接触层包括铟镓砷化物(InGaAs )。15.—种方法,包括 形成半导体异质结构，所述半导体异质结构包括 半导体衬底， 第一阻挡层，其与所述半导体衬底耦合， 量子阱沟道，其耦合至所述第一阻挡层，所述量子阱沟道包括具有第一晶格常数的第一材料，以及 第二阻挡层，其耦合至所述量子阱沟道； 选择性地去除至少所述第二阻挡层和所述量子阱沟道的部分，以在所述半导体异质结构中形成第一凹进区和第二凹进区；以及 沉积具有第二晶格常数的第二材料，以在所述第一凹进区中形成源极结构并且在所述第二凹进区中形成漏极结构， 其中所述第二晶格常数不同于所述第一晶格常数。16.根据权利要求15所述的方法，其中形成所述半导体异质结构包括 在所述半导体衬底上沉积所述第一阻挡层或者在一个或多个缓冲层上沉积所述第一阻挡层，所述一个或多个缓冲层外延耦合至所述半导体衬底； 在所述第一阻挡层上沉积所述第一材料，以形成所述量子阱沟道；以及 在所述量子阱沟道上...

【专利技术属性】
技术研发人员：M·拉多萨夫列维奇，G·杜威，N·慕克吉，R·皮拉里塞泰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：