一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件制造技术

本发明专利技术涉及半导体制造领域，尤其涉及一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件。本发明专利技术通过钨/铜栓代替传统的钨栓与半导体衬底上的底层器件连接，以降低接触电阻（钨/铜栓），提高半导体器件的电学性能，进而提升产品的良率。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件。
技术介绍
目前，半导体的标准制程中，针对COMS器件的金属欧姆接触部分的工艺步骤，主要采用化学机械研磨工艺(Chemical Mechanical Polishing ,简称CMP)对通孔中的鹤进行平坦化工艺，进而形成钨栓接触。图1-6为本专利技术
技术介绍
中形成钨栓接触的传统工艺步骤流程示意图；如图1-6所示，首先，提供一具有源级(S)、漏极(D)和栅极(G)的半导体衬底结构1，沉积层间介质层(Inter Layer Dielectrics，简称ILD) 2覆盖半导体衬底结构I的上表面，利用光刻(Photo)、刻蚀(Etch)工艺,部分去除层间介质层2至源级(S)、漏极(D)和栅极(G)的上表面，以在刻蚀后剩余的层间介质层21中形成多个通孔3 ;其次，沉积阻挡层4覆盖刻蚀后剩余的层间介质层21的上表面和通孔3的底部及其侧壁后，沉积钨层5充满通孔3并覆盖阻挡层4的上表面；最后，采用CMP工艺对钨层5进行平坦化处理，以部分去除钨层5和阻挡层4至刻蚀后剩余的层间介质层21的上表面，使得剩余的钨层51和剩余的阻挡层41均位于通孔3中，进而形成钨栓接触孔。由于钨的电阻率较大(0.053Ω_2/πι)，造成接触电阻(钨栓)较大，致使制备的半导体器件电学性能较差，降低了产品的良率。
技术实现思路
针对上述存在的问题，本专利技术揭示了一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件，主要是通过钨/铜栓代替传统的钨栓，以降低接触电阻(钨/铜栓)，提高半导体器件的电学性能，进而提升产品的良率。本专利技术的目的是通过下述技术方案实现的 一种钨/铜栓结构，包括设置有源、漏、栅的半导体衬底，所述半导体衬底上表面覆盖有层间介质层，其中，所述层间介质层中设置有接触通孔，所述接触通孔的底部和侧壁上覆盖有阻挡层，所述钨/铜栓覆盖所述阻挡层上表面并充满所述接触通孔；其中，所述钨/铜包括钨层和铜层，所述钨层充满所述接触通孔的底部，所述铜层覆盖所述钨层的上表面，并充满所述接触通孔的上表面。上述的钨/铜栓结构，其中，所述接触通孔贯穿所述层间介质层至所述半导体衬底的上表面。上述的钨/铜栓结构，其中，所述接触通孔的直径为80_200nm。上述的钨/铜栓结构，其中，所述阻挡层的材质为Ti/TiN。上述的钨/铜栓结构，其中，所述阻挡层的厚度为10_30nm。上述的钨/铜栓结构，其中，采用回蚀工艺形成所述钨层。 上述的钨/铜栓结构，其中，所述钨层与所述铜层的厚度比为2:1。一种半导体器件，其中，包括上述任意一项所述的钨/铜栓结构。综上所述，本专利技术一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件，通过钨/铜栓代替传统的钨栓与半导体衬底上的底层器件连接，以降低接触电阻(钨/铜栓)，提高半导体器件的电学性能，进而提升产品的良率。附图说明图1-6为本专利技术
技术介绍
中形成钨栓接触 的传统工艺步骤流程示意图7-14为本专利技术中形成钨/铜栓结构的工艺流程示意图。具体实施例方式下面结合附图对本专利技术的具体实施方式作进一步的说明图7-14为本专利技术中形成钨/铜栓结构的工艺流程示意图；首先，如图7-8所示，在一具有源级(S)、漏极(D)和栅极(G)的半导体衬底结构1，沉积层间介质层(Inter LayerDielectrics，简称ILD) 2覆盖半导体衬底结构I的上表面；其次，旋涂光刻胶覆盖层间介质层2的上表面，曝光、显影后，去除多余的光刻胶，形成具有通孔图案的光阻，并以该光阻为掩膜刻蚀层间介质层2至半导体衬底结构I的上表面(源、漏、栅极的上表面)，去除光阻后形成如图9所示的具有多个接触通孔3的结构，且该接触通孔3贯穿剩余层间介质层21至半导体衬底结构I的上表面；其中，接触通孔3的直径为80_200nm,如80nm、lOOnm、150nm或200nm等值。如图10所示，沉积材质为Ti/TiN的阻挡层4覆盖刻蚀后剩余的层间介质层21的上表面和所有接触通孔3的底部及其侧壁后，如图11所示，继续沉积钨层5充满接触通孔3并覆盖阻挡层4的上表面；其中，阻挡层4的厚度为10-30nm，如10nm、20nm或30nm等值。采用回蚀工艺(Etch Back),以去除位于剩余层间介质层21上表面和部分接触通孔3中的钨层5，由于在回蚀工艺中阻挡层4相对于钨层5的刻蚀选择比较高，所以阻挡层4在回蚀工艺中得以保留，进而形成如图12所示的结构；优选的，剩余的钨层52的厚度为接触通孔3深度的三分之二，即形成有接触通孔3的三分之一深度的钨层孔。如图13所示，采用标准铜沉积工艺，沉积铜层6覆盖阻挡层4的上表面并充满钨层孔，并采用CMP工艺铜层6和阻挡层4进行平坦化工艺至剩余层间介质层21的上表面，形成如图14所示的结构；如图14所示，半导体衬底结构I的上表面覆盖有剩余层间介质层21，该剩余层间介质层21中有多个接触通孔3，该接触通孔3贯穿上述的剩余层间介质层21至半导体衬底结构I的上表面，剩余的阻挡层42覆盖接触通孔3的底部及其侧壁，剩余钨层52充满接触通孔3的底部，剩余铜层61覆盖剩余钨层52的上表面并充满接触通孔3的上部，即剩余钨层52和剩余铜层61共同形成了钨/铜栓结构。由于钨电阻率为O. 053 Ω mm2/m,而铜的电阻率则为O. 0185 Ω mm2/m,即本实施例所形成的钨/铜栓结构相对于传统的纯钨栓结构的电阻降低了 27.7%，从而大大降低了接触电阻。本专利技术还公开了包括上述钨/铜栓结构的半导体器件，其余部分为公知常识，在此不再累述。综上所述，由于采用了上述技术方案，本专利技术实施例一种钨/铜栓结构及包括该钨/铜栓结构的半导体器件，通过钨/铜栓代替传统的钨栓与半导体衬底上的底层器件连接，以降低接触电阻(钨/铜栓)，提高半导体器件的电学性能，进而提升产品的良率。通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本专利技术精神，还可作其他的转换。尽管上述专利技术提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本专利技术的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本专利技术的意图和范围内。权利要求1.一种钨/铜栓结构，包括设置有源、漏、栅的半导体衬底，所述半导体衬底上表面覆盖有层间介质层，其特征在于，所述层间介质层中设置有接触通孔，所述接触通孔的底部和侧壁上覆盖有阻挡层，所述钨/铜栓覆盖所述阻挡层上表面并充满所述接触通孔；其中，所述钨/铜包括钨层和铜层，所述钨层充满所述接触通孔的底部，所述铜层覆盖所述钨层的上表面，并充满所述接触通孔的上表面。2.根据权利要求1所述的钨/铜栓结构，其特征在于，所述接触通孔贯穿所述层间介质层至所述半导体衬底的上表面。3.根据权利要求1所述的钨/铜栓结构，其特征在于，所述接触通孔的直径为 80_200nm。4.根据权利要求1所述的钨/铜栓结构，其特征在于，所述阻挡层的材质为Ti/TiN。5.根据权利要求1所述的钨/铜栓结构，其特征在于，所述阻挡层的厚度为10-30nm。6.根据权利要求1所述的钨/铜栓结构，其特征在于，采用回蚀工艺形成所述钨本文档来自技高网...

【技术保护点】
一种钨/铜栓结构，包括设置有源、漏、栅的半导体衬底，所述半导体衬底上表面覆盖有层间介质层，其特征在于，所述层间介质层中设置有接触通孔，所述接触通孔的底部和侧壁上覆盖有阻挡层，所述钨/铜栓覆盖所述阻挡层上表面并充满所述接触通孔；其中，所述钨/铜包括钨层和铜层，所述钨层充满所述接触通孔的底部，所述铜层覆盖所述钨层的上表面，并充满所述接触通孔的上表面。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡彬彬，韩晓刚，陈建维，张旭昇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：