在本发明专利技术的一个实施例中，提供一种存储器集成电路，该存储器集成电路包括：用于选择性地访问存储器阵列内的存储器单元的地址解码器；具有用于存储使能位和至少一个子通道选择位的位存储电路的模式寄存器；以及控制逻辑。控制逻辑耦合到多个地址信号线、地址解码器和模式寄存器。响应使能位和至少一个子通道选择位，控制逻辑选择一个或多个地址信号线来捕获独立地址信息以支持至存储器阵列的独立子通道存储器访问。该控制逻辑将独立地址信息耦合到地址解码器中。
【技术实现步骤摘要】
用于微拼接的存储器访问的存储器控制器接口
本专利技术的实施例一般涉及存储器体系结构，确切地来说涉及存储器控制器与系统存储器之间的存储器通道。
技术介绍
在具有一致或统一存储器访问的存储器体系结构(有时称为统一存储器体系结构(UMA))中，处理器和图形控制器共享系统存储器以降低成本。通常，可以优化UMA存储器体系结构以处理从处理器发到系统存储器中的存储器请求(读/写访问)。典型的UMA 存储器体系结构兼顾图形控制器发出的存储器请求。目前，图形性能对于支持三维(3D)以及更高分辨率变得越加重要。在典型的UMA存储器体系结构中，高速缓存存储器使用固定的64 (64)字节高速缓存行来支持处理器发出的存储器请求和图形控制器发出的存储器请求。UMA存储器体系结构中的典型存储器控制器具有一个或两个存储器通道。每个存储器通道与每个存储器模块共享地址总线中的所有地址线以便执行读或写访问。典型存储器通道中的数据总线通常是六十四￠4)位宽，由此同时从存储器访问给定地址的八(8)字节的连续数据。能以多种方式将这些位的数据总线布线到存储器模块，具体根据所采用的存储器的类型和存储器大小而定。虽然处理器通常使用从存储器访问的所有64位的连续数据，但是图形控制器通常不会这样。当图形控制器在UMA存储器体系结构中发出存储器请求时，可能废弃非常多连续数据。因此，在典型的UMA存储器体系结构中，图形控制器发出的存储器请求并未有效率地利用存储器通道的带宽。附图说明根据下文的详细描述，本专利技术实施例的特征将变得显而易见，其中图1A图示其中可以利用本专利技术实施例的典型计算机系统的框图。 图1B图示其中可以利用本专利技术实施例的客户机-服务器系统的框图。图2A图示其中可以利用本专利技术实施例的第一处理单元的框图。图2B图示其中可以利用本专利技术实施例的第二处理单元的框图。图3A图示耦合到一对存储器通道的存储器控制块的高层框图，其中每个存储器通道包括四个存储器子通道。图3B图示耦合到高速缓存存储器和一对存储器通道的存储器控制块中的存储器控制器的详细框图，其中每个存储器通道包括多个(S个)子通道。图4A是图示在使用线性存储器访问而没子通道的情况中将视频显示器上的像素映射到通过存储器通道的存储器访问的示意图。图4B是图示在以两个子通道支持微拼接(micro-tiling)存储器访问的情况中将视频显示器上的像素映射到通过存储器通道的存储器访问的示意图。图4C是图示在以四个子通道支持微拼接存储器访问的情况中将视频显示器上的像素映射到通过存储器通道的存储器访问的示意图。图5A是图示通过64位宽的存储器通道的线性64字节存储器访问的示意图。图5B是图示通过一对32位宽的存储器子通道的一对32字节存储器访问的独立子通道存储器访问的示意图。图5C是图示通过四个16位宽的存储器子通道的四个16字节存储器访问的独立子通道存储器访问的示意图。图6图示存储器通道的地址信号线位图。图7A图示耦合到主机印刷电路板上安装的连接器的多芯片存储器模块的框图。图7B图示主机印刷电路板上嵌入的多个存储器芯片和存储器控制器的框图。图8图示支持通过存储器子通道的微拼接存储器访问的存储器集成电路的框图。图9A图示用于实现16位宽的存储器子通道和16字节存储器访问的耦合到模式寄存器的地址重载逻辑的示意图。图9B图示用于实现32位宽的存储器子通道和32字节存储器访问的耦合到模式寄存器的地址重载逻辑的示意图。图9C图示用于实现32位宽的存储器子通道和32字节存储器访问的重排 (swizzle)逻辑的示意图。图9D图示用于实现32位宽的存储器子通道和32字节存储器访问而将图9B的地址重载逻辑与图9C的重排逻辑组合的简化逻辑的示意图。图10图示用于提供微拼接存储器访问的存储器集成电路的方法的流程图。附图中相似的引用数字和符号表示指示提供相似功能的单元。具体实施方式在下文对本专利技术实施例的详细描述中，给出了许多特定细节以便提供对本专利技术的透彻理解。但是，对于本领域技术人员来说，显然本专利技术实施例可以在没有这些特定细节的情况下实施。在其他情况中，对公知的方法、过程、组件和电路未进行详细描述，以不致于妨碍对本专利技术实施例的多个方面的描述。由于高速缓存行的大小的原因，集成图形计算机系统的存储器效率通常是有限的。非常常见的情况是，用于图形的理想存储器访问大小是4至16字节的数据，因为图像处理器一次对一个或多个像素或纹素(texel)操作。但是，UMA存储器体系结构是针对64 字节高速缓存行来进行优化的，以便优化处理器存储器效率。在64字节高速缓存行的情况中，图形控制器发出的存储器请求平均起来导致大量从存储器提取而从未被图形控制器使用的数据。未使用的数据可以称为过度提取。包括微拼接的本专利技术实施例减少来自图形控制器的存储器请求的过度提取同时维持具有集成图形控制器的UMA存储器体系结构中处理器的高速缓存行需求。通常，微拼接包括新存储器体系结构和新存储器控制器体系结构。虽然描述了新存储器控制器体系结构，但是本申请的焦点在于支持微拼接的新存储器体系结构。为了支持微拼接存储器体系结构，新存储器子系统在存储器通道内提供独立的子通道存储器访问。至存储器中的这些独立的子通道存储器访问可以称为微拼接或微拼接的存储器访问，一般称为微拼接。简言之，微拼接能够实现由对不连续的存储器片段或存储器块的更小请求构成存储器请求。微拼接存储器体系结构能够基于请求方的需求使读和写存储器提取在大小和结构上有所变化。为了正确地标识更小的块，由微拼接的存储器控制器将附加地址信息提供到系统存储器中。例如，在本专利技术的一个实施例中，可以将64位宽的存储器通道(物理位宽)分成四个16位宽的子通道。在此实现中，64字节存储器访问(存储器通道的逻辑字节宽)由四个不连续的16字节块构成(假定存储器事务是8个传送的突发)。每个子通道使用一些唯一的地址信息。图3A是四个16位子通道的示范实现，其中每个子通道具有一些唯一的地址信息。微拼接存储器体系结构的其他实现可以改变每个子通道的大小以及提供到每个子通道中的独立地址线的数量。有多种方法可用于将附加的独立地址信息提供到存储器阵列的每个子通道，包括通过将新的专用线从存储器控制器布线到存储器集成装置或重新定位(retarget)存储器模块中布线的要作为附加地址线的未用纠错码(ECC)信号线来提供附加地址线。还可以通过在典型未用期间(例如当将列地址写入到存储器集成电路时的存储器周期期间)重载现已存在的地址信号线来提供独立的附加地址信息。在此情况中，可以在存储器模块中实现微拼接支持，并且仍具有对现已存在的存储器模块实现的后向兼容性。这些方法可以单独使用或与本专利技术实施例组合来使用，以通过期望数量的地址线(包括任何附加地址线)提供附加地址信息。在本专利技术的一个实施例中，经主板将附加地址信号线布线到存储器集成电路以支持微拼接和微拼接的存储器访问。这些新的地址信号线是专用的地址线，它们从存储器控制器经主板布线到存储器集成电路装置。在本专利技术的另一个实施例中，经主板将附加地址信号线布线到新的连接器，并且将具有新引脚分布(pinout)的新存储器模块插入到该新连接器中。在本专利技术的另一个实施例中，可以利用地址信号重载来传送附加地址以支持微拼接。典型的动态随机存本文档来自技高网...
【技术保护点】
一种方法，包括：将多个存储器集成电路分配到存储器通道的相应独立存储器子通道；启用至所述多个存储器集成电路的独立子通道存储器访问；独立寻址相应独立存储器子通道中的存储器集成电路，以便独立访问每个存储器子通道中的存储器。
【技术特征摘要】
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【专利技术属性】
技术研发人员：P·麦克威廉斯，J·阿基亚马，D·加贝尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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