本发明专利技术公开了一种基于体硅材料的无结硅纳米线晶体管及其制备方法。该无结硅纳米线晶体管包括：一体硅衬底，在体硅衬底上制作一P型或N型掺杂层，在该P型或N型掺杂层上制作一掺杂类型与之相反的N型或P型掺杂层，不同类型的掺杂层构成PN结起到电学隔离的作用；在N型或P型掺杂层上制作晶体管的源区、漏区和硅纳米线，硅纳米线连接源区与漏区构成导电沟道；一绝缘介质层制作在整个硅纳米线以及源、漏区表面；一多晶硅栅条，制作在源区与漏区之间，并完全包裹硅纳米线；一漏电极，该漏电极制作在硅的漏区上；一源电极，该源电极制作在硅的源区上；一栅电极，该栅电极制作在多晶硅栅条上。利用本发明专利技术，能够在体硅衬底上实现无结硅纳米线晶体管。
【技术实现步骤摘要】
本专利技术涉及半导体器件制作
，具体涉及。
技术介绍
随着集成电路制造技术的不断进步，当前金属-氧化物-半导体场效应晶体管(MOSFET)技术节点已进入22nm，器件物理栅长已经小于20nm。伴随器件尺寸持续缩小，其面临的首要问题便是受短沟道效应的影响日益严重。硅纳米线晶体管因能从多个方向控制沟道，能有效抑制短沟道效应，因此有望解 决受短沟道效应的影响日益严重的问题，使器件尺寸能够得以继续减小。但对于传统的反型模式场效应晶体管，沟道区与源漏区掺杂类型不同，当器件栅长减小到IOnm量级时，要在沟道两端几个纳米内实现掺杂浓度以及掺杂类型的突变，要实现非常高的掺杂浓度梯度，给离子注入工艺及其后的退火带来了巨大挑战，整个器件制备工艺热预算低，器件制备成本高，难度大。随着半导体工艺的不断进步，MOSFET的沟道硅厚度已能实现IOnm甚至更小，无结(Junctionless)娃纳米线晶体管越来越成为研究的热点。无结娃纳米线晶体管沟道区与源漏区均实现统一重掺杂，能够通过沟道区的全耗尽实现器件的关断，能实现很高的电流开关比。其器件工艺制备不存在高的掺杂浓度梯度的问题，且器件制备工艺与传统体硅CMOS工艺兼容，器件制备工艺简单，在降低工艺成本的同时能实现更小尺寸的场效应晶体管。目前诸多研究组已在绝缘体上的硅(SOI)衬底上成功实现无结硅纳米线晶体管，能得到与传统反型模式场效应晶体管相比拟甚至更好的性能，非常具有研究价值，但基于体硅的无结硅纳米线晶体管尚未见报道。
技术实现思路
(一 )要解决的技术问题有鉴于此，本专利技术的主要目的在于提供，以在体硅衬底上实现无结硅纳米线晶体管。( 二 )技术方案为达到上述目的，本专利技术提供了一种基于体硅材料的无结硅纳米线晶体管，包括一体硅衬底；一第一掺杂层，该第一掺杂层通过离子注入形成于该体硅衬底的上部，且该第一掺杂层的掺杂类型是P型或N型；一第二掺杂层，该第二掺杂层通过离子注入形成于该体硅衬底的上部，且位于该第一掺杂层之上，该第二掺杂层的掺杂类型与该第一掺杂层的掺杂类型相反；一源区、一漏区和一硅纳米线，该源区、漏区和硅纳米线制作于该第二掺杂层上；一绝缘介质层，该绝缘介质层制作于该硅纳米线以及源区、漏区的表面；一多晶硅栅条，该多晶硅栅条制作于该源区与漏区之间，并完全包裹该硅纳米线.-^4 ，一漏电极，该漏电极制作于该漏区上；一源电极，该源电极制作于该源区上；以及一栅电极，该栅电极制作于该多晶硅栅条上。为达到上述目的，本专利技术还提供了一种基于体硅材料的无结硅纳米线晶体管的制备方法，包括·步骤I :从体硅衬底表面采用离子注入方式对体硅衬底进行掺杂，掺杂类型为N型或P型，然后进行快速热退火处理；步骤2 :再次从体硅衬底表面采用离子注入方式对体硅衬底进行掺杂，掺杂类型为P型或N型，然后进行快速热退火处理；步骤3 :采用低压化学气相沉积在体硅衬底表面覆盖一层氮化硅硬掩膜；步骤4 :通过光刻和氮化硅刻蚀，在体硅衬底表面定义出源漏区，并露出沟道区硅；步骤5 :通过热氧化，在露出的沟道硅表面生成SiO2，源区和漏区在氮化硅硬掩膜的阻挡下未被氧化，氧化消耗沟道表面的硅，漂除氧化生成的SiO2，形成源区、沟道区、漏区的凹状结构；步骤6 :通过电子束光刻和硅电感耦合等离子体(ICP)刻蚀定义出沟道区硅纳米线.步骤7 :通过热氧化，在硅纳米线表面生成SiO2,热氧化对硅的消耗使硅纳米线的横截面尺寸减小；步骤8 :采用磷酸溶液去除硅片表面氮化硅硬掩膜；步骤9 :通过热氧化或化学气相沉积在源区、漏区和硅纳米线的表面生长绝缘介质层；步骤10 :通过化学气相沉积在绝缘介质层上覆盖多晶硅栅层；步骤11 :通过光刻和刻蚀在导电材料层上定义出多晶硅栅条；步骤12 :在源区、漏区和多晶硅栅条上分别制作源电极、漏电极和栅电极，完成器件的制备。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果(I)本专利技术提供的基于体硅材料的无结硅纳米线晶体管及其制备方法，通过引入不同类型的掺杂层构成PN结起到电学隔离的作用，能够在体硅衬底上实现无结硅纳米线晶体管，在显著降低器件制备成本的同时能够获得性能优良的无结硅纳米线晶体管器件。(2)本专利技术提供的基于体硅材料的无结硅纳米线晶体管及其制备方法，能够通过控制离子注入的结深来实现较厚的有效源漏区，不需要额外的源漏区硅外延生长，能够实现小的源漏接触电阻。(3)本专利技术提供的基于体硅材料的无结硅纳米线晶体管及其制备方法，通过局部热氧化减薄方式能控制沟道区的有效硅厚度，能够实现无结硅纳米线晶体管的制备。(4)本专利技术提供的基于体硅材料的无结硅纳米线晶体管及其制备方法，器件制备工艺简单，与传统CMOS体硅工艺兼容，在通过浅槽隔离工艺实现体硅衬底上单个晶体管的隔离后，便能实现CMOS电路的集成。附图说明为进一步说明本专利技术的
技术实现思路
，结合实施例和附图详细说明如下，其中图I、图2为本专利技术提供的基于体硅材料的无结硅纳米线晶体管的三维示意图，其中，为使所设计结构更加清楚明白，在图2中特意露出了部分硅纳米线12 ；‘图3为本专利技术提供的基于体硅材料的无结硅纳米线晶体管通过引入不同类型的掺杂层而构成PN结示意图；其中图3A为N型无结硅纳米线晶体管示意图，图3B为P型无结硅纳米线晶体管示意图；图4为低压化学气相沉积在硅片表面生长氮化硅硬掩膜8后示意图；图5为光刻和刻蚀氮化娃后,露出沟道娃11不意图；图6为通过对硅沟道区进行热氧化以及漂除硅表面生成的SiO2后在源区4、沟道区11、漏区5形成的凹状结构示意图；图7为电子束光刻和硅ICP刻蚀定义出沟道区硅纳米线12并去除硅片表面氮化硅硬掩膜后示意图；图8为通过热氧化或化学气相沉积在源区4、硅纳米线12和漏区5的表面生长绝缘介质层15后，沿A-A’的剖面图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。请参阅图I至图6所示，本专利技术提供的基于体硅材料的无结硅纳米线晶体管，包括一体娃衬底I ;一第一掺杂层2,该第一掺杂层2通过离子注入形成于该体娃衬底I的上部，且该第一掺杂层2的掺杂类型是P型或N型；一第二掺杂层3，该第二掺杂层3通过离子注入形成于该体硅衬底I的上部，且位于该第一掺杂层2之上，该第二掺杂层3的掺杂类型与该第一掺杂层2的掺杂类型相反，不同类型的掺杂层构成PN结起到电学隔离的作用；一源区4、一漏区5和一硅纳米线12，该源区4、漏区5和硅纳米线12制作于该第二掺杂层3上；硅纳米线12连接源区4与漏区5构成导电沟道；一绝缘介质层15，该绝缘介质层15制作于该硅纳米线12以及源区4、漏区5的表面；一多晶硅栅条13，该多晶硅栅条13制作于该源区4与漏区5之间，并完全包裹该硅纳米线12 漏电极7，该漏电极7制作于该漏区5上；一源电极6，该源电极6制作于该源区4上；以及一栅电极14，该栅电极14制作于该多晶硅栅条13上。其中，该第一掺杂层2与该第二掺杂层3在该体硅衬底内部构成PN结，该PN结起到电学隔离的作用。该第一掺杂层2在距离该体硅衬底I上表面1-2 μ m内采用P型或N型掺杂，掺杂浓度为1015-1017cm_3。该第二掺杂层3在距离该体硅衬底I上表面50-400nm内采用N型或P型掺杂，掺杂浓度为本文档来自技高网...
【技术保护点】
一种基于体硅材料的无结硅纳米线晶体管，其特征在于，包括：一体硅衬底；一第一掺杂层，该第一掺杂层通过离子注入形成于该体硅衬底的上部，且该第一掺杂层的掺杂类型是P型或N型；一第二掺杂层，该第二掺杂层通过离子注入形成于该体硅衬底的上部，且位于该第一掺杂层之上，该第二掺杂层的掺杂类型与该第一掺杂层的掺杂类型相反；一源区、一漏区和一硅纳米线，该源区、漏区和硅纳米线制作于该第二掺杂层上；一绝缘介质层，该绝缘介质层制作于该硅纳米线以及源区、漏区的表面；一多晶硅栅条，该多晶硅栅条制作于该源区与漏区之间，并完全包裹该硅纳米线；一漏电极，该漏电极制作于该漏区上；一源电极，该源电极制作于该源区上；以及一栅电极，该栅电极制作于该多晶硅栅条上。
【技术特征摘要】
【专利技术属性】
技术研发人员：李小明，韩伟华，张严波，颜伟，杜彦东，陈燕坤，杨富华，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。