自对准源极和漏极结构及其制造方法技术

公开了一种集成电路器件以及制造该集成电路器件的方法。在实例中，该方法包括在衬底上方形成栅极结构；在衬底中形成掺杂区；实施第一蚀刻工艺以去除掺杂区并在衬底中形成沟槽；以及实施第二蚀刻工艺，通过去除衬底的一部分改变沟槽。本发明专利技术还提供自对准源极和漏极结构及其制造方法。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体而言，本专利技术涉及源极和漏极结构及其制造方法。
技术介绍
半导体集成电路(IC)产业经历了快速生长。在IC发展的过程中，一般而言，功能密度(即每芯片区面积中互连器件 的数量)增加了，同时几何大小(即采用制造工艺能够形成的最小元件(或者线))缩小了。这种按比例缩小的工艺通常通过增加生产效率并降低相关成本提供益处。这种按比例缩小也增加了加工和制造IC的复杂性，因此为了实现这些进步，在IC制造方面需要类似的发展。例如，当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，已采用外延Gpi)半导体材料实现应变的源极/漏极部件(例如，应激源区)，以增强载流子迁移率并改进器件性能。形成具有应激源区的MOSFET通常应用外延生长的硅(Si)来形成用于η型器件的凸起的源极和漏极部件，以及应用外延生长硅锗(SiGe)来形成用于P型器件的凸起的源极和漏极部件。已应用针对这些源极和漏极部件的形状、结构和材料的各种技术，来进一步改进晶体管器件的性能。虽然通常现有方法已足以实现它们的预期目的，但在各方面尚不是完全令人满意的。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种方法，包括在衬底上方形成栅极结构；在所述衬底中形成掺杂区；实施第一蚀刻工艺以去除所述掺杂区并在所述衬底中形成沟槽；以及实施第二蚀刻工艺，所述第二蚀刻工艺通过去除部分所述衬底而改变所述沟槽。上述方法进一步包括在所述改变的沟槽中形成源极/漏极部件。上述方法中，在所述改变的沟槽中形成源极/漏极部件包括在所述改变的沟槽中外延生长半导体材料。上述方法进一步包括在实施所述第一蚀刻工艺之前形成与所述栅极结构的侧壁相邻的间隔件。上述方法中，在所述衬底中形成所述掺杂区包括以在所述掺杂区和所述衬底之间获得立体势垒的掺杂浓度形成所述掺杂区。上述方法中，实施所述第一蚀刻工艺以去除所述衬底中的所述掺杂区包括实施零偏置等离子体蚀刻工艺，选择性地蚀刻所述掺杂区。上述方法中，实施所述零偏置等离子体蚀刻工艺选择性地蚀刻所述掺杂区包括使用基于氯的蚀刻化学品。上述方法进一步包括实施退火工艺以改变所述掺杂区的掺杂浓度。上述方法中实施所述第一蚀刻工艺以在所述衬底中形成所述沟槽包括将所述沟槽和所述栅极结构自对准。上述方法中实施所述第一蚀刻工艺包括各向同性地蚀刻所述掺杂区。根据本专利技术的另一方面，提供了一种方法，包括在半导体衬底上方形成栅极结构；实施注入工艺以在所述半导体衬底中形成掺杂区，其中所述掺杂区与所述栅极结构对准；形成与所述栅极结构的侧壁相邻的间隔件，其中所述间隔件被部分地设置在所述掺杂区的上方；实施零偏置等离子体蚀刻工艺，从所述衬底选择性地蚀刻所述掺杂区以形成沟槽；以及改变所述沟槽的轮廓。在上述方法中，实施所述注入工 艺以在所述半导体衬底中形成所述掺杂区包括在所述半导体衬底中注入η型掺杂剂；以及实施所述零偏置等离子体蚀刻工艺以从所述衬底选择性地蚀刻所述掺杂区以形成沟槽包括使用基于氯的蚀刻化学品。在上述方法中，在所述半导体衬底中注入η型掺杂剂包括以在所述掺杂区和所述衬底之间获得立体势垒的掺杂浓度注入所述η型掺杂剂。在上述方法中，其中所述掺杂浓度大于或者等于约5Χ 1019atomS/cm3。在上述方法中，其中实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包括以正交于所述半导体衬底的表面的角度注入掺杂种类和非掺杂种类两者之一。在上述方法中，其中实施所述注入工艺以在所述半导体衬底中形成所述掺杂区包括以与所述半导体衬底的表面的法线倾斜的角度注入掺杂种类和非掺杂种类两者之一。上述方法中进一步包括外延生长半导体材料以填充具有所述改变的轮廓的所述沟槽。在上述方法中，其中改变所述沟槽的所述轮廓包括实施干法蚀刻工艺、湿法蚀刻工艺、或者其组合。在上述方法中，其中实施所述湿法蚀刻工艺包括在室温下使用四甲基氢氧化铵(TMAH)蚀刻溶液。在上述方法中，其中实施所述干法蚀刻工艺包括使用包括含氯的蚀刻化学品的偏置等离子体蚀刻工艺。根据本专利技术的又一方面，提供了一种方法，包括在半导体衬底上方形成栅极堆叠件，其中所述栅极堆叠件插入源极区和漏极区；分别在所述源极区和所述漏极区形成η型掺杂区，其中所述η型掺杂区与所述栅极堆叠件对准；实施零偏置等离子体蚀刻工艺，使用含氯的蚀刻化学品以选择性地去除所述η型掺杂区，从而在所述源极区和所述漏极区形成沟槽；以及实施蚀刻工艺以改变所述沟槽的轮廓。在上述方法中，其中实施所述蚀刻工艺包括在室温下使用四甲基氢氧化铵(TMAH)蚀刻溶液。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图I是根据本专利技术的实施例的用于制造集成电路器件的方法的流程图。图2至图7是在根据图I的方法的各个制造阶段期间，集成电路器件的实施例的各种图不剂面图。具体实施例方式为了实施本专利技术的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不打算用于限定。例如，随后描述中第一部件在第二部件上或者上方的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中在第一部件和第二部件之间可以形成额外的部件，从而使第一部件和第二部件不直接接触的实施例。另外，本公开可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的，且其本身并不指定各个实施例和/或所讨论的结构之间的关系。图I是根据本发 明的各个方面的用于制造集成电路器件的方法100的实施例的流程图。方法100开始于框110，在框110中，在衬底上方形成栅极结构。在框120中，在衬底中形成掺杂区从而使得掺杂区和衬底之间获得立体势鱼(steric barrier),其中掺杂区与栅极结构对准。在框130中，实施第一蚀刻工艺以在衬底中形成沟槽，其中立体势垒限制第一蚀刻工艺去除衬底中的掺杂区。方法继续至框140，在框140中，实施第二蚀刻工艺，通过去除衬底的一部分改变沟槽。方法100可以继续完成集成电路器件的制造。对于方法的其他实施例，在方法100之前、期间和之后可以提供其他步骤，并且所描述的一些步骤可以被替换或者消除。下面的讨论示出了能够根据图I的方法100制造的集成电路器件的各个实施例。图2至图7是在根据图I的方法100的各个制造阶段期间，集成电路器件200的实施例的图示剖面图。为了清楚起见，已简化了图2至图7，以更好地理解本专利技术的专利技术概念。在所述的实施例中，如将在下面进一步讨论的，集成电路器件200包括场效应晶体管器件，比如η-沟道场效应晶体管(NFET)和P-沟道场效应晶体管(PFET)。集成电路器件200可以进一步包括存储单元和/或逻辑电路；无源元件比如电阻器、电容器、电感器和/或熔丝；以及有源元件，比如金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管、和/或高频率晶体管；其他适当的元件；或者其组合。对于集成电路器件200的其他实施例，可以在集成电路器件200中添加其他部件本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上方形成栅极结构；在所述衬底中形成掺杂区；实施第一蚀刻工艺以去除所述掺杂区并在所述衬底中形成沟槽；以及实施第二蚀刻工艺，所述第二蚀刻工艺通过去除部分所述衬底而改变所述沟槽。

【技术特征摘要】
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【专利技术属性】
技术研发人员：方子韦，张郢，许俊豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：