深沟槽的填充方法技术

本发明专利技术公开了一种深沟槽的填充方法，本发明专利技术通过采用三个步骤成膜实现对能够对深沟槽进行良好的填充，步骤一、二和三中的成膜溅射比设置为依次减小的大中小结构。利用步骤一中的较大的成膜溅射比能够实现对深沟槽的快速填充。利用步骤二中的中等的成膜溅射比能够相对增加刻蚀速率、降低淀积速率，从而防止在深沟槽的顶部过早的封口，并能保持一个良好的填充速率，使深沟槽继续得到填充。利用步骤三中的较小的成膜溅射比，能够进一步的增加刻蚀速率，能够将沟槽上部的绝缘介质层去除，保持在深沟槽的顶部没有封口，从而能够避免空洞的形成；同时由于有绝缘介质层的保护，也能够避免较大的刻蚀速率对浅沟槽的顶部出现削角。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路制造工艺方法，特别是涉及一种。
技术介绍
在半导体集成电路制造工艺中，随着半导体器件的特征尺寸的不断减少，现有器件的隔离技术大量采用浅沟槽绝缘技术(STI shallow trench isolation),现有STI工艺是在硅片即晶圆上先形成一浅沟槽，然后再在所述浅沟槽中填入绝缘介质层如二氧化硅形 成的，最后通过化学机械研磨工艺对所述绝缘介质层进行研磨使所述浅沟槽上的绝缘介质层平坦化。现有STI中的浅沟槽的深度一般为O. 35 μ m O. 6 μ m，填充所述绝缘介质层是采用HDP CVD (高密度等离子体化学气相淀积)工艺淀积形成。由于HDP CVD工艺在淀积时同时具有淀积和溅射两个功能，能够在填充所述浅沟槽的过程中边淀积边刻蚀。其中成膜溅射比也即淀积刻蚀比(DS ratio)为一个重要的参数，成膜溅射比的值为总的淀积速率即成膜速率除以刻蚀速率即溅射速率。所述浅沟槽在淀积过程中，在所述浅沟槽的顶部拐角处的淀积速率要大于所述浅沟槽底部的淀积速率，当成膜溅射比大于I时，淀积速率大于刻蚀速率，如果淀积速率过大，则形成于所述浅沟槽两侧拐角出的绝缘介质层会快速生长并在横向上不断靠拢从而在所述浅沟槽的顶部处产生封口，封口后在封口的下方就会形成空洞，从而影响到所述浅沟槽的绝缘性能。所述浅沟槽在溅射过程中，最大的刻蚀速率的位置也在所述浅沟槽的顶部拐角位置处，当成膜溅射比小于I时即淀积速率小于刻蚀速率时，则会在所述浅沟槽的拐角处产生净刻蚀，这样会对所述浅沟槽的顶部产生削角，从而会对形成于所述浅沟槽顶部的膜层造成破坏。现有HDP CVD工艺能够根据所述浅沟槽的不同的深度或深宽比对所述成膜溅射比进行不同的调整，从而能实现对浅沟槽的良好填充。由于现有的浅沟槽都比较浅，所以现有HDP CVD工艺都是采用一步成膜即采用具有同一个成膜溅射比和其它工艺参数的步骤就能对所述浅沟槽实现从底部到顶部的良好填充。但是，随着半导体产品的广泛应用，对深沟槽填孔技术的需求日益增加，例如低电压(20-200V)大电流开关模式电源的开关主要由深沟槽MOS充当。所述深沟槽的深度一般为I. 2μπι 1.4 μ m，要比所述浅沟槽的深度深；其宽度和所述浅沟槽相比保持不变，开口较小；所述深沟槽的侧壁也和所述浅沟槽的侧壁一样为垂直底部的结构。由于所述深沟槽的深度增加，采用现有HDP CVD工艺的一步成膜法对所述深沟槽进行良好填充是无法实现，因为无法找到一个恰好的成膜溅射比来实现避免在所述深沟槽内出现空洞或在所述浅沟槽的顶部出现削角，二者必居其一，故要实现对所述深沟槽的良好填充，必须找到一种更好的填充方法。
技术实现思路
本专利技术所要解决的技术问题是提供一种，能够对深度为I.2μπι I. 4μπι的深沟槽进行良好的填充，能避免在深沟槽中出现空洞或在深沟槽的顶部出现削角。为解决上述技术问题，本专利技术提供的采用HDP CVD工艺淀积绝缘介质层对所述深沟槽进行填充；淀积所述绝缘介质层的工艺步骤分成三个步骤步骤一、采用具有第一成膜溅射比的淀积工艺形成第一层膜，所述第一层膜将所述深沟槽的底部填充；所述第一成膜溅射比大于后续步骤三中的第三成膜溅射比，且所述第一成膜溅射比的值满足在形成所述第一层膜的过程中使所述深沟槽的底部的成膜速率大于在所述深沟槽的侧壁的成膜速率。步骤二、采用具有第二成膜溅射比的淀积工艺形成第二层膜，所述第二成膜溅射比大于所述第三成膜溅射比、且所述第二成膜溅射比小于所述第一成膜溅射比；所述第二层膜填充于位于所述第一层膜上的所述深沟槽的中部，所述第二层膜的厚度要满足保证在所述深沟槽的顶部留有空间。步骤三、采用具有所述第三成膜溅射比的淀积工艺形成第三层膜，所述第三层膜将所述深沟槽完全填充，所述第三成膜溅射比的值满足在形成所述第三层膜过程中保持在所述深沟槽的顶部不封口。所述第三层膜淀积完后，由所述第一层膜、所述第二层膜和所述第三层膜组成所述绝缘介质层并实现对所述深沟槽的良好填充。进一步的改进为，所述第一成膜溅射比为所述第三成膜溅射比的2. I 2. 4倍。进一步的改进为，所述第二成膜溅射比为所述第三成膜溅射比的I. 4 I. 7倍。进一步的改进为，所述第三成膜溅射比为6. 5 8. 5。进一步的改进为，所述第一层膜的厚度为所述深沟槽深度的O. 35 O. 55倍。进一步的改进为，所述第二层膜的厚度为所述深沟槽深度的O. 47 O. 54倍。进一步的改进为,所述深沟槽的深度为1.2μηι 1.4μηι。进一步的改进为，所述绝缘介质层的材料为二氧化硅。本专利技术通过采用三步成膜法能实现对所述深沟槽的良好填充，步骤一、二和三中的成膜溅射比设置为依次减小的大中小结构，利用步骤一中的较大的成膜溅射比能够实现对所述深沟槽的快速填充；利用步骤二中的中等的成膜溅射比能够相对增加刻蚀速率、降低淀积速率，从而防止在所述深沟槽的顶部过早的封口，并能保持一个良好的填充速率，使所述深沟槽继续得到填充；利用步骤三中的较小的成膜溅射比，能够进一步的增加刻蚀速率，能够将所述沟槽上部的绝缘介质层去除，保持在所述深沟槽的顶部没有封口，同时由于有绝缘介质层的保护，也能够避免较大的刻蚀速率对所述浅沟槽的顶部出现削角。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明图I是本专利技术实施例方法的流程图；图2Α是本专利技术实施例方法形成的位于晶圆中心的深沟槽填充结构的SEM照片图2Β是本专利技术实施例方法形成的位于晶圆中心的深沟槽填充结构的SEM照片-* ;图3A是本专利技术实施例方法形成的位于晶圆边缘的深沟槽填充结构的SEM照片—■ ·---，图3B是本专利技术实施例方法形成的位于晶圆边缘的深沟槽填充结构的SEM照片四。具体实施例方式图I是本专利技术实施例方法的流程图。本专利技术实施例采用HDPCVD工艺淀积绝缘介质层对所述深沟槽进行填充；所述深沟槽为在硅片即晶圆上的将所述深沟槽区域的硅刻蚀后形成的沟槽，所述深沟槽的深度为I. 2μπ I. 4μ ，宽度为 O.55μπι左右，所述深沟槽的侧壁和底部垂直。所述绝缘介质层的材料为二氧化硅。淀积所述绝缘介质层的工艺步骤分成三个步骤步骤一、采用具有第一成膜溅射比的淀积工艺形成第一层膜。淀积的工艺条件为反应气体为SiH4和02，反应腔体的压强为小于5毫托，所述第一成膜溅射比远大于I且为后续步骤三中的第三成膜溅射比的2. I 2. 4倍。在淀积所述第一层膜的过程中所述深沟槽的底部的成膜速率大于在所述深沟槽的侧壁的成膜速率。所述第一成膜溅射比远大于I即为步骤一中的淀积速率远大于溅射速率，能使所述深沟槽的底部迅速抬高，加快填充速率，在本实施例中最后形成的所述第一层膜的厚度为所述深沟槽深度的O. 35 O. 55倍。步骤二、采用具有第二成膜溅射比的淀积工艺形成第二层膜。淀积的工艺条件为反应气体为SiH4和02，反应腔体的压强为小于5毫托，所述第二成膜溅射比略远大于I即所述第二成膜溅射比要小于所述第一成膜溅射比，且所述第二成膜溅射比为所述第三成膜溅射比的I. 4 I. 7倍。所述第二层膜填充于位于所述第一层膜上的所述深沟槽的中部，所述第二层膜的厚度要满足保证在所述深沟槽的顶部留有空间，在本实施例中最后形成的所述第二层膜的厚度为所述深沟槽深度的O.本文档来自技高网...

【技术保护点】
一种深沟槽的填充方法，其特征在于：采用HDP？CVD工艺淀积绝缘介质层对所述深沟槽进行填充；淀积所述绝缘介质层的工艺步骤分成三个步骤：步骤一、采用具有第一成膜溅射比的淀积工艺形成第一层膜，所述第一层膜将所述深沟槽的底部填充；所述第一成膜溅射比大于后续步骤三中的第三成膜溅射比，且所述第一成膜溅射比的值满足在形成所述第一层膜的过程中使所述深沟槽的底部的成膜速率大于在所述深沟槽的侧壁的成膜速率；步骤二、采用具有第二成膜溅射比的淀积工艺形成第二层膜，所述第二成膜溅射比大于所述第三成膜溅射比、且所述第二成膜溅射比小于所述第一成膜溅射比；所述第二层膜填充于位于所述第一层膜上的所述深沟槽的中部，所述第二层膜的厚度要满足保证在所述深沟槽的顶部留有空间；步骤三、采用具有所述第三成膜溅射比的淀积工艺形成第三层膜，所述第三层膜将所述深沟槽完全填充，所述第三成膜溅射比的值满足在形成所述第三层膜过程中保持在所述深沟槽的顶部不封口。

【技术特征摘要】

【专利技术属性】
技术研发人员：孙玲玲，杨继业，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：