一种基于键合工艺的高迁移率双沟道材料的制备方法技术

本发明专利技术公开了一种基于键合工艺的高迁移率双沟道材料的制备方法，利用体硅衬底外延压应变的SiGe层，采用键合工艺将SiGe层转移至热氧化的硅片上，该SiGe层，用作PMOSFET的沟道材料；在SiGe材料上继续外延Si，采用离子注入、退火等手段，使部分应变的SiGe弛豫，同时将应变传递到上方Si层中，从而形成应变Si材料，用作NMOSFET的沟道材料。本方法其工艺步骤简单，易于实现，能够同时为NMOSFET及PMOSFET提供高迁移率的沟道材料，满足了同时提高NMOSFET和PMOSFET器件性能的要求，为下一代的CMOS工艺提供潜在的沟道材料。

【技术实现步骤摘要】

本专利技术涉及一种用于CMOS器件的双沟道材料的制备方法，尤其涉及，属于微电子与固体电子学

技术介绍
随着集成电路工艺的发展，器件的特征尺寸不断缩小，体硅材料较低的电子和空穴迁移率已经成为提高器件性能的瓶颈。应变硅(strained silicon)，通过在晶格常数不同于硅的材料上外延硅，或者其他工艺方法引起硅晶格结构的拉伸或者压缩形变而形成。由于其可以有效提高载流子迁移率，已经成为面向新一代半导体工艺节点的候选衬底材料。SiGe衬底具有与Si不相同的晶格常数，在SiGe衬底上外延生长的Si与SiGe衬底之间会存在晶格失配，这种晶格失配使得外延的Si层会有应变。应变硅材料由于其晶格结构的畸变，能够同时提高电子和空穴的迁移率，而绝缘体上应变硅(sSOI，strained silicon on insulator)同时具有绝缘体上娃(SOI, silicon on insulator)和应变娃的优点，在集成电路工艺中具有更广阔的应用前景。绝缘体上应变硅材料也可以是应变Si与(应变)SiGe的组合，即以应变Si/(应变)SiGe形成双沟道层结构(应变Si为表层、SiGe为埋层)。在双沟道独特的能带结构中，电子被限制在应变Si层中，可以获得高的电子迁移率，空穴被限制在(应变)SiGe层中，可以获得闻的空穴迁移率。鉴于此，本专利技术将提出一种基于键合工艺的应变Si/SiGe双沟道材料的制备工艺，采用该工艺可同时为NMOS及PMOS提供高迁移率的沟道材料。
技术实现思路
本专利技术要解决的技术问题在于提供。为了解决上述技术问题，本专利技术采用如下技术方案，包括以下步骤步骤一、在体硅衬底上外延生长SiGe层，作为器件片；步骤二、对另一体硅衬底表面进行热氧化处理，使其表面形成SiO2层，作为支撑片;步骤三、将器件片外延有SiGe层的表面与支撑片形成有SiO2层的表面键合，并进行键合加固处理，形成键合片；步骤四、对键合片中的器件片部分进行背面研磨，将器件片背面的体硅衬底减薄至1-10微米，然后利用化学腐蚀的方法去除减薄剩余的体硅衬底，露出SiGe层；步骤五、在露出的SiGe层上外延生长Si盖帽层；步骤六、在所述Si盖帽层上形成光刻胶，利用光刻刻蚀工艺将部分Si盖帽层露出；步骤七、在露出的Si盖帽层上继续外延生长Si层；步骤八、进行离子注入，使注入的离子分布在SiO2层中；步骤九、进行退火工艺，使部分SiGe层中的应力产生弛豫，从而将应力转移到其上方外延的Si材料中形成应变硅；形成的应变硅用于形成NM0SFET沟道，在光刻胶覆盖区域下方的SiGe层用于形成PM0SFET沟道。作为本专利技术的优选方案，步骤一外延生长的SiGe层中，Ge含量为10% _50%。作为本专利技术的优选方案，步骤一外延生长的SiGe层的厚度为5_200nm。作为本专利技术的优选方案，步骤二形成的SiO2层的厚度为10_500nm。 作为本专利技术的优选方案，步骤三键合加固处理的加固温度为300-800°C，时间为5-60分钟。作为本专利技术的优选方案，步骤五外延生长的Si盖帽层的厚度为2_5nm。作为本专利技术的优选方案，步骤七外延生长的Si层的厚度为5_20nm。作为本专利技术的优选方案，步骤八注入的离子为H、He、N、Si、C中的一种或多种。作为本专利技术的优选方案，步骤八离子注入的剂量为lE13-lE18/cm2。作为本专利技术的优选方案，步骤九退火的温度为300-1000°C，时间为I分钟至2小时。本专利技术的有益效果在于本专利技术采用了键合工艺，利用外延、离子注入、退火等手段在具有SiO2层的衬底上形成了应变Si/SiGe双沟道材料，其工艺步骤简单，易于实现，能够同时为NM0SFET及PM0SFET提供高迁移率的沟道材料，满足了同时提高NM0SFET和PM0SFET器件性能的要求，为下一代的CMOS工艺提供潜在的沟道材料。附图说明图1-8为本专利技术方法的工艺流程示意图。具体实施例方式下面结合附图进一步说明本专利技术的具体实施步骤，为了示出的方便附图并未按照比例绘制。实施例一请参见图1-8，本实施例提供的制备方法，包括以下步骤步骤一、在体硅衬底10上外延生长SiGe层20，作为器件片，如图I所示，SiGe层20的Ge含量可以优选为10% -50%，厚度优选为5_200nm。为了保证生长的SiGe层20具有压应力，SiGe材料的厚度应控制在临界厚度以内，本实施例中，外延生长的SiGe层20的Ge含量为20 %，其厚度控制在IOOnm左右。步骤二、对另一体硅衬底30表面进行热氧化处理，使其表面形成SiO2层40，作为支撑片。形成的SiO2层的厚度优选为10-500nm。本实施例中，SiO2层40的厚度为500nm。步骤三、如图2所示，将器件片外延有SiGe层20的表面与支撑片形成有SiO2层40的表面键合，并进行键合加固处理，形成如图3所示的键合片。键合加固处理的加固温度优选为300-800°C，时间优选为5-60分钟。本实施例中，加固温度为500°C，时间为40分钟。步骤四、对键合片中的器件片部分进行背面研磨，直到距离SiGe层20几个微米处停止，即将器件片背面的体硅衬底10减薄至1-10微米，然后利用化学腐蚀的方法，选择性的腐蚀掉减薄剩余的体硅衬底10，到SiGe层20自动停止，露出SiGe层20，得到如图4所示结构。步骤五、在SiGe层20上继续外延生长Si材料，作为Si盖帽层50。Si盖帽层50的厚度为2-5nm，在后续制作MOS器件时用于和高介电常数(H-K)栅介质接触，从而避免界面缺陷态的形成。步骤六、根据CMOS工艺的要求，在所述Si盖帽层50上形成光刻胶60 ;然后利用光刻刻蚀工艺形成相应的图形，露出一部分的Si盖帽层50，如图5所示。由此可将设计为PM0SFET的部分用光刻胶进行保护，而设计为NM0SFET的部分露出以便后续工艺在该区域形成应变硅。 步骤七、如图6所示，在露出的Si盖帽层50上继续外延生长Si层70。外延生长的Si层70，厚度优选为5-20nm，以便于后续SiGe应力释放后，完全将应力转移到Si中，从而形成应变硅。本实施例中，外延生长的Si层70，厚度为10nm。步骤八、如图7所示，进行离子注入，使注入的离子分布在SiO2层40中。注入的离子优选为H、He、N、Si、C中的一种或多种，注入的剂量优选为lE13-lE18/cm2，而注入的能量根据不同的离子种类、和SiGe层20及其上方的Si (Si盖帽层50以及Si层70)的厚度进行确定，从而使离子注入的射程分布在SiO2层40中。本实施例中，采用H离子注入，注入剂量为lE15/cm2。步骤九、进行退火工艺，退火的温度优选为300-1000°C，时间为I分钟至2小时。由于离子注入引起的损伤，使得部分SiGe层40中的应力产生弛豫，从而将应力转移到其上方外延的Si材料中形成应变硅80。本实施例中，退火温度为600°C，时间为50分钟。如图8所示，形成的应变硅80用于形成NM0SFET沟道，在光刻胶60覆盖区域下方的SiGe层40用于形成PM0SFET沟道。去除光刻胶后，利用该双沟道材料，可以在应变的SiGe材料上设计PM0SFET，在应变的Si材料上设计NM0SFET，从而可以实现CMOS工艺的集成。实施本文档来自技高网...

【技术保护点】
一种基于键合工艺的高迁移率双沟道材料的制备方法，其特征在于，包括以下步骤：步骤一、在体硅衬底上外延生长SiGe层，作为器件片；步骤二、对另一体硅衬底表面进行热氧化处理，使其表面形成SiO2层，作为支撑片；步骤三、将器件片外延有SiGe层的表面与支撑片形成有SiO2层的表面键合，并进行键合加固处理，形成键合片；步骤四、对键合片中的器件片部分进行背面研磨，将器件片背面的体硅衬底减薄至1？10微米，然后利用化学腐蚀的方法去除减薄剩余的体硅衬底，露出SiGe层；步骤五、在露出的SiGe层上外延生长Si盖帽层；步骤六、在所述Si盖帽层上形成光刻胶，利用光刻刻蚀工艺将部分Si盖帽层露出；步骤七、在露出的Si盖帽层上继续外延生长Si层；步骤八、进行离子注入，使注入的离子分布在SiO2层中；步骤九、进行退火工艺，使部分SiGe层中的应力产生弛豫，从而将应力转移到其上方外延的Si材料中形成应变硅；形成的应变硅用于形成NMOSFET沟道，在光刻胶覆盖区域下方的SiGe层用于形成PMOSFET沟道。

【技术特征摘要】

【专利技术属性】
技术研发人员：张苗，张波，薛忠营，王曦，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，上海新傲科技股份有限公司，
类型：发明
国别省市：