应力隔离沟槽半导体器件制造技术

提供了一种应力隔离沟槽半导体器件，包括硅基底（10）（S11）；在硅基底上形成第一沟槽（13）和第二沟槽（14），第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直（S12）；在第一沟槽中形成第一介质层，在第二沟槽中形成第二介质层，第一介质层为张应力介质层（16）（S13）；在第一沟槽和第二沟槽包围的硅基底上形成栅堆叠（17），栅堆叠下方的沟道长度的方向平行于第一沟槽的延伸方向，其中硅基底的晶面指数为{100}，第一沟槽沿晶向延伸（S14）。提高了器件的响应速度，改善了器件性能。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件及半导体制造领域，特别涉及一种应力隔离沟槽半导体器件。
技术介绍
在互补金属氧化物半导体(complementarymetal-oxide semiconductor, CMOS)的制备过程中，经常采用浅沟槽隔离(shallow trench isolation, STI)工艺将相邻的NMOS 晶体管和PMOS晶体管隔尚。如美国专利US7, 436，030中所述，随着半导体尺寸的不断缩小，STI已经成为CMOS器件的一种优选的电学隔离方法。这是因为STI应力可以引起沟道区域的应变，从而可以改善半导体器件的整体性能。然而，本领域技术人员已知的是，对于CMOS晶体管，STI应力在改善一种类型的器件，例如NMOS晶体管的性能时，同时会降低另一种类型的器件，例如PMOS晶体管的性能。例如，张应力STI可以通过增加电子的迁移率而改善NMOS晶体管的驱动电流，然而同时也会减小载流子的迁移率，从而减小相邻的PMOS的驱动电流。因此，需要一种新的STI工艺以及相应的半导体器件，来解决传统的STI工艺的这些问题，从而在MOS晶体管中充分利用STI提供的应力。
技术实现思路
本技术解决的问题是解决传统应力STI工艺只能提供单一类型的MOS晶体管的驱动电流的问题，同时在MOS晶体管中充分利用STI提供的应力。为解决上述问题，本技术提供了一种应力隔离沟槽半导体器件，包括硅基底；位于所述硅基底中的第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应力介质层，所述第二沟槽中形成有第二介质层；栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中，所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向〈110〉。可选的，所述第二介质层为低应力介质层。可选的，所述低应力介质层的应力不超过180Mpa。可选的，所述低应力介质层为低应力的氮化硅层、氧化硅层或二者的叠层结构。可选的，所述张应力介质层的张应力为至少lGPa。可选的，所述张应力介质层为张应力的氮化硅层、氧化硅层或二者的叠层结构。可选的，所述半导体器件为NMOS晶体管和/或PMOS晶体管。当{100}硅片上的MOS晶体管沟道方向为〈110〉方向时，对于MOS晶体管，在沟道宽度方向，张应力既可以增强NMOS晶体管的性能，又可以增强PMOS晶体管的性能。与之相对地，在沟道长度方向，PMOS晶体管和NMOS 晶体管的优选应力类型是不同的。换句话说，在沟道长度方向，PMOS晶体管优选压应力，NMOS晶体管优选张应力。与现有技术相比，本技术的技术方案有如下优点本技术方案的应力隔离沟槽半导体器件中，在平行于MOS晶体管的沟道长度的方向的第一沟槽中填充有张应力介质层，也即在沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侧，从而利用隔离沟槽结构在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以适用于PMOS晶体管，又可以适用于NMOS晶体管，能够提高整个CMOS工艺电路的性能。进一步的，在45nm工艺节点及其以下的半导体制造工艺中，为了简化栅极光刻，所有的栅极的延伸方向都是一致的，即MOS晶体管都具有一致的沟道长度和沟道宽度的方向，因此本技术方案可以广泛应用于45nm工艺节点及其以下的半导体制造工艺中,在各个MOS晶体管的沟道宽度方向都提供张应力，改善器件性能。由此可见，本专利技术的结构和方法既充分利用应力STI，又可以同时改善PMOS和NMOS晶体管的性能，操作简单，工业可应用性强。附图说明图I是本技术应力隔离沟槽半导体器件的形成方法实施例的流程示意图；图2和图3是本技术应力隔离沟槽半导体器件的形成方法实施例的中间结构的剖面图；图4a至图Sc是本技术应力隔离沟槽半导体器件的形成方法实施例的各中间结构的俯视图和对应的剖面图。图9是本技术应力沟槽半导体器件的形成方法实施例形成的半导体器件的俯视图。具体实施方式现有技术中的应力STI工艺只能用于改善单一类型的晶体管的性能，而不能同时改善CMOS晶体管中所包括的两种类型的晶体管(即PMOS和NMOS晶体管)的性能，这使得传统应力STI工艺的应用受到局限。本技术方案在平行于MOS晶体管的沟道长度方向的第一沟槽中填充有张应力介质层，也即在MOS晶体管的沟道宽度方向上，所述张应力介质层位于MOS晶体管的相对两侦牝在MOS晶体管的沟道宽度方向提供张应力，有利于提高MOS晶体管的响应速度，改善器件性能。而且本技术方案既可以同时适用于PMOS晶体管和NMOS晶体管，即可以适用于标准的CMOS工艺。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本专利技术。但是本专利技术能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广。因此本专利技术不受下面公开的具体实施方式的限制。图I示出了本专利技术实施例的应力隔离沟槽半导体器件的形成方法的流程示意图，如图I所示，包括步骤S11，提供娃基底；步骤S12，在所述硅基底上形成第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直；步骤S13，在所述第一沟槽中形成第一介质层，所述第一介质层为张应力介质层，在所述第二沟槽中形成第二介质层；步骤S14，在所述第一沟槽和第二沟槽包围的硅基底上形成栅堆叠，所述栅堆叠 下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中，所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向〈110〉。下面结合图I和图2至图Sc对本专利技术的应力隔离沟槽半导体器件的形成方法的实施例进行详细说明。结合图I和图2,执行步骤Sll,提供娃基底。具体的，如图2所不,提供娃基底10,所述硅基底10的晶面指数优选为{100}，即硅基底10的晶面指数属于{100}族。作为非限制性的例子，本实施例中所述硅基底10的晶面指数为(100)。结合图I和图3、图4a至图4c，执行步骤S12，在所述硅基底上形成第一沟槽和第二沟槽，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直。根据需要，所述第一沟槽和第二沟槽的数目可以分别设计为至少两条。首先参考图3，在所述硅基底10上形成衬垫层11和硬掩膜层12，图3为该步骤对应的剖面图。所述衬垫层11的材料例如可以为氧化硅，硬掩膜层12的材料例如可以为氮化硅，其中，硬掩膜层12可以用作后续刻蚀工艺的硬掩膜。之后，在所述硅基底10上形成第一沟槽和第二沟槽，形成方法具体包括在所述硬掩膜层12上形成光刻胶层(图中未示出)并图形化，定义出第一沟槽和第二沟槽的图形；以所述图形化后的光刻胶层为掩膜，对所述衬垫层11和硬掩膜层12进行刻蚀，并去除所述光刻胶层，去除光刻胶层的方法可以是灰化(Ashing)等；以刻蚀之后的硬掩膜层12为掩膜，对所述硅基底10进行刻蚀，形成第一沟槽和第二沟槽。当然，在其他实施例中，也可以不形成所述衬垫层11和硬掩膜层12，而是直接对所述硅基底10进行光刻和刻蚀，以形成所述第一沟槽和第本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.10.29 CN 201010527238.11.一种应カ隔离沟槽半导体器件，其特征在于，包括 硅基底； 第一沟槽和第二沟槽，位于所述硅基底中，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应カ介质层，所述第二沟槽中形成有第二介质层； 栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中， 所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向〈110〉...

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：
国别省市：