应力隔离沟槽半导体器件制造技术

提供了一种应力隔离沟槽半导体器件，包括硅基底（10）（S11）；在硅基底上形成第一沟槽（13）和第二沟槽（14），第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直（S12）；在第一沟槽中形成第一介质层，在第二沟槽中形成第二介质层，第一介质层为张应力介质层（16）（S13）；在第一沟槽和第二沟槽包围的硅基底上形成栅堆叠（17），栅堆叠下方的沟道长度的方向平行于第一沟槽的延伸方向，其中硅基底的晶面指数为{100}，第一沟槽沿晶向延伸（S14）。提高了器件的响应速度，改善了器件性能。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件及半导体制造领域，特别涉及一种应力隔离沟槽半导体器件。
技术介绍
在互补金属氧化物半导体(complementarymetal-oxide semiconductor, CMOS)的制备过程中，经常采用浅沟槽隔离(shallow trench isolation, STI)工艺将相邻的NMOS 晶体管和PMOS晶体管隔尚。如美国专利US7, 436，030中所述，随着半导体尺寸的不断缩小，STI已经成为CMOS器件的一种优选的电学隔离方法。这是因为STI应力可以引起沟道区域的应变，从而可以改善半导体器件的整体性能。然而，本领域技术人员已知的是，对于CMOS晶体管，STI应力在改善一种类型的器件，例如NMOS晶体管的性能时，同时会降低另一种类型的器件，例如PMOS晶体管的性能。例如，张应力STI可以通过增加电子的迁移率而改善NMOS晶体管的驱动电流，然而同时也会减小载流子的迁移率，从而减小相邻的PMOS的驱动电流。因此，需要一种新的STI工艺以及相应的半导体器件，来解决传统的STI工艺的这些问题，从而在MOS晶体管中充分利用STI提供的应力。
技术实现思路
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【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.10.29 CN 201010527238.11.一种应カ隔离沟槽半导体器件，其特征在于，包括 硅基底； 第一沟槽和第二沟槽，位于所述硅基底中，所述第二沟槽的延伸方向与所述第一沟槽的延伸方向垂直，所述第一沟槽中形成有第一介质层，所述第一介质层为张应カ介质层，所述第二沟槽中形成有第二介质层； 栅堆叠，位于所述第一沟槽和第二沟槽包围的硅基底上，其下方的沟道长度的方向平行于所述第一沟槽的延伸方向，其中， 所述硅基底的晶面指数为{100}，所述第一沟槽的延伸方向沿晶向〈110〉...

【专利技术属性】
技术研发人员：尹海洲，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：
国别省市：