制造具有垂直栅的半导体器件的方法技术

本发明专利技术公开了一种制造半导体器件的方法，包括以下步骤：通过刻蚀半导体衬底而形成多个柱体；在包括所述柱体的半导体衬底结构之上形成导电层；通过对所述导电层执行第一刻蚀工艺而在每个柱体的侧壁上形成初步栅；以及通过对所述初步栅的上部执行第二刻蚀工艺来形成垂直栅。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种制造半导体器件的方法，更具体地，涉及一种。
技术介绍
图案缩小可能是影响半导体器件成品率的关键因素之一。用于制造半导体器件的掩模因其图案缩小而变得越来越小。而且，针对40nm或更小的半导体器件已开发了氟化氩(ArF)光致抗蚀剂(PR)层。然而，随着半导体器件的图案变得更小，利用ArF光致抗蚀剂层图案化半导体器件将达到物理极限。因此，目前正针对半导体器件诸如动态随机存取存储器(DRAM)开发图案化技术，以及在半导体器件内形成三维(3D)单元。由于半导体器件的小型化，具有平面沟道的晶体管在泄漏电流、导通电流(on-current)以及短沟道效应方面已达到物理极限。因此，目前正在开发使用垂直沟道的晶体管，使用垂直沟道的晶体管在下文中称为垂直沟道晶体管。垂直沟道晶体管包括从半导体衬底垂直延伸的柱状有源区、形成在柱状有源区的侧壁上的栅电极(称为垂直栅VG)、以及形成在垂直栅VG周围的柱状有源区的上部和下部中的结区。图IA和图IB是说明用于形成半导体器件的垂直栅的现有方法的剖面图。参见图1A，在半导体衬底11之上形成被沟槽12彼此隔离开的多个柱体13。柱体13是有源区。利用硬掩模层14作为刻蚀阻挡层来形成柱体13。在柱体13和硬掩模层14之上形成栅绝缘层15，然后在栅绝缘层15之上形成导电层16以间隙填充柱体13之间的间隔，即沟槽12。参见图1B，将导电层16的一部分凹陷，然后利用光致抗蚀剂层图案17刻蚀导电层16。结果，在柱体13的侧壁上形成了垂直栅16A。根据上述的现有技术，垂直栅16A是通过先形成导电层16以间隙填充柱体13之间的间隔、然后利用光致抗蚀剂层图案17刻蚀导电层16而形成的。简言之，垂直栅16A是通过刻蚀间隙填充的导电层16的中间部分的方法而形成的，于是在柱体13的每侧上形成分离的垂直栅16A。然而，根据现有技术，垂直栅16A可能不具有相同的厚度，甚至每个垂直栅16A的上部和下部可能不具有均匀的厚度。此外，由于间隔之间的微小差异，在分离刻蚀工艺期间处于沟槽12底部的硅可能会不规则地损失(18)，更糟的是，可能无法分离间隙填充的导电层16。此外，虽然对于30nm或更小的半导体器件要形成和分离20nm宽的导电层16，但是使用光致抗蚀剂层图案17的刻蚀方法可能无法分离这样的导电层16。
技术实现思路
本专利技术的示例性实施例针对一种制造半导体器件的方法，所述半导体器件即使在柱体之间的间隔窄的情况下也可以具有分离的垂直栅。根据本专利技术的一个示例性实施例，一种制造半导体器件的方法，包括以下步骤通过刻蚀半导体衬底而形成多个柱体；在包括所述柱体的半导体衬底结构之上形成导电层；通过对所述导电层执行第一刻蚀工艺而在每个柱体的侧壁上形成初步栅；以及通过对所述初步栅的上部执行第二刻蚀工艺而形成垂直栅。根据本专利技术的另一个示例性实施例，一种制造半导体器件的方法，包括以下步骤通过刻蚀半导体衬底而形成多个柱体；在包括所述柱体的半导体衬底结构之上形成导电 层；以及经由沿垂直于所述半导体衬底的方向所执行的刻蚀工艺刻蚀所述导电层来形成垂直栅。根据本专利技术的又一个示例性实施例，一种制造半导体器件的方法，可以包括以下步骤通过刻蚀半导体衬底而形成被多个第一沟槽彼此隔离开的多个本体；形成掩埋位线，所述掩埋位线通过部分地填充所述第一沟槽而在各个本体的一个侧壁的一部分与各个本体耦接；通过刻蚀每个本体的上部而形成被与所述第一沟槽相交叉的多个第二沟槽彼此隔离开的多个柱体；在包括所述柱体的半导体衬底结构之上形成导电层；通过对所述导电层执行第一刻蚀工艺而在每个柱体的侧壁上形成初步栅；以及通过对所述初步栅的上部执行第二刻蚀工艺而形成垂直栅。附图说明图IA和IB是说明用于形成半导体器件的垂直栅的现有方法的剖面图。图2A至图2F是说明根据本专利技术的第一示例性实施例的用于形成半导体器件的垂直栅的方法的剖面图。图3A至图3F是说明根据本专利技术的第二示例性实施例的用于形成半导体器件的垂直栅的方法的剖面图。图4A和图4B是说明根据本专利技术的第三示例性实施例的用于形成半导体器件的垂直栅的方法的剖面图。图5A和图5B是说明通过根据本专利技术的一个示例性实施例的垂直栅形成方法而制造的半导体器件的剖面图。图6A至图6M是说明直到形成图5A所示的掩埋位线为止(即，在形成垂直栅之前)的垂直栅形成方法的剖面图。图7A至图7H是说明在形成掩埋位线之后的如图5B所示的垂直栅形成方法的剖面图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，并且不应被解释为限定为本文所列的示例性实施例。另外，提供这些示例性实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本专利技术的范围。在说明书中，相同的附图标记在本专利技术的不同附图和示例性实施例中表示相同的部分。附图并非按比例绘制，并且在某些情况下，为了清楚地示出示例性实施例的特征，可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。图2A至2F是说明根据本专利技术的第一实施例的用于形成半导体器件的垂直栅的方法的剖面图。 参见图2A，在已形成有指定结构的半导体衬底201之上形成多个柱体204。通过使用硬掩模层202作为刻蚀阻挡层刻蚀半导体衬底201来形成柱体204。在此，所述指定结构可以包括掩埋位线。半导体衬底201可以是硅衬底。硬掩模层202可以是诸如氧化物层和氮化物层的电介质层。在第一实施例中，使用氮化物层作为硬掩模层202。柱体204由沿任一方向伸展/延伸的多个沟槽203彼此隔离开。柱体204是有源区。具体地，柱体204成为垂直沟道晶体管的沟道和源极/漏极。每个柱体204具有至少两个侧壁。在形成柱体204之前的制造方法将在后文进行描述。参见图2B，在包括柱体204的衬底结构之上形成导电层206。在此，在不间隙填充柱体204之间的间隔的情况下以保形涂覆(conformal coating)的方式形成导电层206。结果，在柱体204之间形成了具有间隙的导电层206。在形成导电层206之前形成栅绝缘层205。导电层206可以是多晶硅层，或者可以是诸如钨层的能够减小电阻的金属层。此外，导电层206可以是诸如氮化钛(TiN)层的金属氮化物层。通过原子层沉积(ALD)法或化学气相沉积(CVD)法形成导电层206。可以经由热氧化法或沉积法形成栅绝缘层205。在下文，根据本专利技术的一个实施例，描述通过CVD法形成的栅绝缘层205。参见图2C，执行第一栅刻蚀工艺207。在此，第一栅刻蚀工艺207是沿垂直于半导体衬底201的方向所执行的各向异性刻蚀工艺。即，经由刻蚀工艺可以将衬底结构的顶表面刻蚀得比衬底结构的侧表面更多。结果，在刻蚀导电层206时形成了初步栅206A。第一栅刻蚀工艺207是干法刻蚀工艺，诸如使用等离子体的刻蚀方法。当实施第一栅刻蚀工艺207时，在刻蚀导电层206时也刻蚀栅绝缘层205。并且，将半导体衬底201的表面刻蚀某一深度(参见附图标记‘208’ )。结果，初步栅206A被完全隔离开。第一栅绝缘图案205A保留在初步栅206A与柱体204之间。参见图2D，在本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：通过刻蚀半导体衬底而形成多个柱体；在包括所述柱体的半导体衬底结构之上形成导电层；通过对所述导电层执行第一刻蚀工艺而在每个柱体的侧壁上形成初步栅；以及通过对所述初步栅的上部执行第二刻蚀工艺而形成垂直栅。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴正熙，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：