一种用于组装裸片封装的方法(100)包括将位于多个第一裸片的第一侧上的触点附接(101)到位于复合载体的顶部表面上的衬底垫。所述复合载体包括包含至少一个嵌入金属层的封装衬底，所述封装衬底使其底部表面紧固到半导体晶片。所述复合载体在组装期间使所述裸片与所述封装衬底之间的热膨胀系数CTE失配的效应最小化，从而减少所述裸片的翘曲。在所述附接之后，从所述封装衬底移除(103)所述半导体晶片。将导电连接器附接(104)到所述封装衬底的所述底部表面，且锯开(105)所述封装衬底以形成多个单一化裸片封装。
【技术实现步骤摘要】
【国外来华专利技术】
所揭示的实施例涉及集成电路(“1C”)封装，且更明确地说，涉及裸片组装。
技术介绍
如此项技术中已知的，术语“裸片接合”或“裸片附接”描述将半导体裸片附接到封装衬底或例如用于卷带自动接合的带状载体等某种其它衬底的操作。首先从经分离的晶片或华夫式(waffle)托盘拾取裸片，将其对准到载体或衬底上的目标垫，且接着进行永久性附接，这通常通过焊料或环氧树脂接合来进行。在IC裸片组装期间的裸片附接温度通常在至少150°C的温度下执行，且可针对共晶裸片附接在375°C或更高的温度下执行。已知由于裸片与封装衬底之间的大的热膨胀系数(“CTE”)失配所造成的裸片翘曲的缘故而使得将非常薄的裸片(小于ΙΟΟμπι厚，例如20到80μπι)组装到一些封装衬底(例如有机衬底)较为困难。举例来说，在硅裸片的情况下，裸片的CTE可为约3ppm/°C ,且有机衬底的CTE可为约20ppm/°C或更高。可能随温度上升而缺少刚性的薄封装衬底(例如,约100到200 μ m厚)可使这个问题进一步恶化。即使微小的裸片翘曲也可在小面积和/或密集裸片触点的情况下造成对准问题和所得的裸片附接问题。未对准的接点会减小接触面积，这会增加接点的接触电阻，且可甚至造成开路触点。举例来说，与穿衬底通孔(缩写为“TSV”且在硅衬底的情况下称为穿硅通孔)相关联的触点可在面积上非常小。类似地，如果例如柱(例如，铜柱)或栓(例如，金栓)等其它接触结构变得足够小且/或足够密集，那么翘曲可变成显著问题。当一个裸片在两侧上均具有触点(例如，包含位于裸片的一侧上的倒装芯片封装衬底连接以及位于裸片的另一侧上的小面积TSV连接)时，翘曲还对于裸片堆叠来说尤其成问题。一种已知的用于解决上述翘曲问题的方法是使用低CTE封装衬底，其提供改进的相对于裸片的CTE匹配。举例来说，陶瓷衬底和一些专门的聚合物衬底可提供改进的与裸片的CTE匹配。然而，与常规的基于环氧玻璃树脂(例如，BT树脂)的有机衬底相比，低CTE封装衬底通常显著较昂贵。需要用于在组装期间使裸片与封装衬底之间的CTE失配的翘曲和所得效应最小化以允许使用常规聚合物衬底的新型封装方法。
技术实现思路
所揭示的实施例描述用于在组装期间使裸片与封装衬底之间的CTE失配的效应最小化的新型封装方法，其显著地允许使用低成本的常规聚合物衬底，同时提供减小的裸片翘曲。包含包括至少一个嵌入金属层的封装衬底(其底部表面紧固到半导体晶片)的复合载体控制裸片与衬底之间的CTE失配。本专利技术人已经认识到，复合载体的CTE将在很大程度上由半导体载体晶片的CTE驱动，所述半导体载体晶片的CTE经选择以匹配裸片的CTE，使得不管裸片与封装衬底之间的CTE失配，封装衬底将在组装期间对ACTE驱动的翘曲具有极小影响。在一个实施例中，裸片和晶片载体两者均可包含硅。封装衬底通常为聚合物衬底，例如有机衬底。在典型实施例中，封装衬底具有与裸片的CTE相比至少相差10ppm/°C (通常较高)的TCE。可在组装过程开始之前提供复合载体。对封装衬底执行裸片附接处理，同时半导体晶片附接到其上，所述半导体晶片充当载体晶片。可稍后在组装流程中在完成所有裸片附接之后移除半导体晶片，此时对平坦的裸片表面的需要通常不再是重要的。在移除载体晶片之后，可接着将多个导电连接器(例如，BGA)附接到封装衬底的底部表面。锯开封装衬底形成多个裸片封装。所揭示的实施例包括组装单个裸片封装以及包括两个或两个以上堆叠裸片的堆叠裸片封装。所述裸片可包括TSV裸片。附图说明图I展示根据本专利技术的原理的用于组装裸片封装的实例方法。 图2展示用于组装堆叠裸片封装的实例方法。图3展示用于组装包括具有穿衬底通孔(TSV)的裸片的堆叠裸片封装的实例方法。图4A到4G为说明图3的实例方法中的步骤的横截面图。具体实施例方式图I展示用于组装裸片封装的方法100的实例实施例。步骤101包含将位于多个第一裸片的第一侧上的触点附接到位于复合载体的顶部表面上的衬底垫。可以面向下(即，倒装芯片)或面向上(即，电路侧向上)(例如，用于稍后线接合，或使用穿衬底通孔(TSV)裸片)的方式附接第一裸片。裸片(例如，对于硅裸片为约3ppm/°C )与封装衬底之间的热膨胀系数(CTE)差值大体上为至少10ppm/°C。在典型实施例中，步骤101包含经由焊料凸块回焊、铜柱、金栓或其它合适的附接方法进行的多个单一化裸片到聚合物封装衬底的裸片附接和底部填充。代替单一化裸片形式，所述多个第一裸片可以晶片形式来提供，使得将晶片附接到封装衬底。复合载体包含包括一个或一个以上嵌入金属层的封装衬底，其在底部表面处紧固到半导体晶片。封装衬底可为聚合物衬底，例如有机衬底。封装衬底还可为陶瓷衬底或其它衬底。封装衬底可为薄封装衬底，例如厚度小于200 μ m(例如约100到200 μ m)的有机衬底。如上文所述，复合载体的CTE将在很大程度上由半导体载体晶片的CTE驱动，所述半导体载体晶片的CTE经选择以匹配裸片的CTE。因此，尽管裸片与封装衬底之间的CTE失配，在组装期间封装衬底将对△ CTE驱动的翘曲具有极小影响。步骤102包含任选的包覆模制步骤，其可包含用恰当材料(例如，模制化合物、粘合剂)进行包覆模制。步骤103包含从封装衬底移除半导体载体晶片。释放方法可包括热、溶剂或激光辅助式方法。步骤104包含将多个导电连接器(例如，球栅阵列(BGA))附接到封装衬底的底部表面。步骤105包括锯开封装衬底以形成多个单一化裸片封装。图2展示根据所揭示实施例的用于组装堆叠裸片封装的实例方法200。步骤201包含将位于多个第一裸片的第一侧上的触点附接到位于复合载体的顶部表面上的衬底垫。复合载体包含包括至少一个嵌入金属层的封装衬底，其底部表面紧固到半导体晶片。在典型实施例中，步骤201包含经由焊料凸块回焊、铜柱、金栓或其它合适附接方法进行多个单一化第一裸片到聚合物封装衬底的裸片附接和底部填充。如上文所描述，所述多个第一裸片可以晶片形式来提供，使得将晶片附接到封装衬底。在步骤202中，将多个单一化第二裸片附接到第一裸片以在封装衬底上形成多个裸片堆叠。在典型实施例中，使用焊接或铜接合来附接单一化第二裸片，且接着对其进行底部填充。步骤203包含任选的包覆模制步骤，其可包含用恰当材料(例如，模制化合物、粘合剂)进行包覆模制。步骤204包含从封装衬底移除半导体载体晶片。如上文所描述，释放方法可包括热、溶剂或激光辅助式方法。步骤205包含将多个导电连接器(例如，BGA)附接到封装衬底的底部表面。步骤206包含锯开封装衬底以形成多个单一化堆叠裸片封装。图3展示根据所揭示实施例的用于组装包括TSV裸片的堆叠裸片封装的实例方法300。步骤301包含附接具有嵌入TSV的多个第一 TSV裸片的顶侧，其包括耦合到位于复合载体的顶部表面上的衬底垫的顶侧垫。在典型实施例中，步骤301包含经由焊料凸块回焊、铜柱或其它合适附接方法进行单一化第一 TSV裸片到聚合物封装衬底的裸片附接和底部 填充。所述多个第一 TSV裸片可以晶片形式来提供，本文中称为TSV晶片。在步骤302中，对所述多个第一 TSV裸片进行薄化以暴露所述TSV从而提供暴露的底侧TSV区域。用于薄化的方法可包括背部研磨、化学机械抛光(本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.04.29 US 12/770,0581.一种用于组装裸片封装的方法，其包含 将位于多个第一裸片的第一侧上的触点附接到位于复合载体的顶部表面上的衬底垫，其中所述复合载体包含包括至少一个嵌入金属层的封装衬底，所述封装衬底使其底部表面紧固到半导体晶片； 在所述附接之后，从所述封装衬底移除所述半导体晶片； 将多个导电连接器附接到所述封装衬底的所述底部表面，以及 锯开所述封装衬底以形成多个单一化裸片封装。2.根据权利要求I所述的方法，其中所述多个第一裸片包含包括穿衬底通孔的裸片；且所述触点包括通往所述穿衬底通孔的触点。3.根据权利要求6所述的方法，其进一步包含 对所述多个裸片的第二侧进行薄化以暴露所述穿衬底通孔，从而提供暴露的穿衬底通孔区域，以及 将多个单一化第二裸片附接到耦合到所述暴露区域的穿衬底通孔触点以在所述封装衬底上形成多个裸片堆叠。4.一种用于组装堆叠裸片封装的方法，其包含 将位于多个第一裸片的第一侧上的触点附接到位于复合载体的顶部表面上的衬底垫，其中所述复合载体包含包括至少一个嵌入金属层的封装衬底，所述封装衬底使其底部表面紧固到半导体晶片； 将多个单一化第二裸片附接到所述第一裸片以在所述封装衬底上形成多个裸片堆叠； 从所述封装衬底移除所述半导体晶片； 将多个导电连接器附接到所述封装衬底的所述底部表面，以及 锯开所述封装衬底以形成多个单一化堆叠裸片封装。5.根据权利要求4所述的方法，其中所述多个第一裸片包含具有穿衬底通孔的裸片；且所述触点包括通往所述穿衬底通孔的触点。6.根据权利要求5所述的方法，其进一步包含 对具有所述穿衬底通孔的所述多个裸片的第二侧进行薄化...
【专利技术属性】
技术研发人员：玛格丽特·罗丝·西蒙斯马修斯，
申请(专利权)人：德州仪器公司，
类型：
国别省市：
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