MOSFET及其制造方法技术

本申请公开了一种MOSFET及其制造方法，其中所述MOSFET包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅堆叠两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接。该MOSFET可以通过改变背栅中的掺杂类型而实现对阈值电压的调节，并且还可以减小与背栅相关的寄生电容和接触电阻。

【技术实现步骤摘要】

本专利技术涉及ー种MOSFET及其制造方法，更具体地，涉及ー种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的ー个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例縮小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例減少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可 能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻増大。Yan等人在"Scaling the Si MOSFET From bulk to SOI to bulk" , IEEETrans.Elect. Dev.，Vol. 39，p. 1704，1992年7月中提出，在SOI MOSFET中，通过在绝缘埋层的下方设置接地面(即接地的背柵)抑制短沟道效应。然而，上述具有接地的背栅的SOI MOSFET仍然不能够满足器件在不断减小的沟道长度的情形下对阈值电压的要求。因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。专利技术内容本专利技术的目的是提供ー种利用背栅调节阈值电压的M0SFET。根据本专利技术的一方面，提供ー种M0SFET，包括，SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅堆叠两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；第三补偿注入区位于沟道区的下方并且与第ー补偿注入区邻接。根据本专利技术的另一方面，提供一种制造MOSFET的方法，包括提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；在所述半导体层上形成假栅；利用第一导电类型的掺杂剂执行用于提供背栅的离子注入，所述背栅位于所述半导体衬底中；执行用于提供源区和漏区的离子注入，所述源区和漏区位于所述半导体层中；利用第二导电类型的掺杂剂执行第一补偿注入，在背栅中形成第一补偿注入区，第一补偿注入区位于源区和漏区下方，所述第一导电类型与所述第二导电类型相反；利用第一导电类型的掺杂剂执行第二补偿注入，在背栅中形成第二补偿注入区，第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；去除所述假栅以形成栅极开ロ ； 经所述栅极开ロ，利用第二导电类型的掺杂剂执行第三补偿注入，在背栅中形成第三补偿注入区，第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接；在所述栅极开ロ中形成栅叠层。本专利技术采用在沟道区下方掺杂的背柵，并优选不对沟道区进行掺杂，因此避免了沟道区与源区和漏区之间pn结的产生，从而减小了器件的漏电流。本专利技术可以根据沟道长度的不同对阈值电压进行调节。例如，随着器件沟道长度的减小，很可能导致阈值电压减小，通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOIMOSFET的导电类型相同，就能够增大器件的阈值电压；相反，如果阈值电压过大，也可以通过背栅中的离子掺杂，使得背栅的掺杂剂类型与SOI MOSFET的导电类型相同，就能够减小器件的阈值电压。本专利技术在背栅中形成了第一至第三补偿注入区，从而引入了不均匀的掺杂分布。绝缘埋层作为背栅的栅介质层。在向背栅施加偏置电压时，背栅区向源区和漏区和沟道区施加不均匀分布的偏置电场，以控制MOSFET的电学特性，从而抑制了 MOSFET中的短沟道效应，并且还可以减小与背栅相关的寄生电容和接触电阻。附图说明图I至11示意性地示出了根据本专利技术的MOSFET的制造方法的各个阶段的截面图，其中在图5-9中还示出了背栅的掺杂分布曲线。图12示意性地示出了根据本专利技术的MOSFET的透视图。具体实施例方式以下将參照附图更详细地描述本专利技术。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技木，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。根据本专利技术的优选实施例，执行图I至11所示的根据本专利技术的MOSFET的制造方法的以下步骤。參见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm,并且，绝缘埋层12的厚度例如约为5nm-30nm,如10nm、15nm、20nm或25nm。其中所述绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。半导体衬底11可被用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe,Ge等IV族半导体材料、或III族-V族化合物半导体(如，神化镓)材料。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，神化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。半导体层13将用于提供MOSFET的源区和漏区以及沟道区。形成SOI晶片的エ艺是已知的。例如，可以使用SmartCut (称为“智能剥离”或 “智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的エ艺參数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。然后，执行图案化操作，以在半导体层13中形成沟槽，并在其中填充绝缘材料，从而形成隔离区(STI) 14，以限定MOSFET的有源区，如图2所示。该图案化操作可以包括以下步骤通过包含曝光和显影的光刻エ艺，在半导体层13上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀本文档来自技高网...

【技术保护点】
一种MOSFET，包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区位于所述半导体层中且位于所述栅堆叠两侧；沟道区，位于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括位于所述半导体衬底中的背栅，并且其中，所述背栅包括第一至第三补偿注入区，第一补偿注入区位于源区和漏区下方；第二补偿注入区沿着远离沟道区的方向延伸并且与第一补偿注入区邻接；第三补偿注入区位于沟道区的下方并且与第一补偿注入区邻接。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，许淼，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：