一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法技术

技术编号:8079632 阅读:196 留言:0更新日期:2012-12-13 22:51
本发明专利技术公开了一种混合晶面应变Si垂直沟道CMOS集成器件及制备方法,其过程为:制备一片SOI衬底,上层基体材料为(100)晶面,下层基体材料为(110)晶面;在600~800℃,在PMOS有源区刻蚀出深槽,选择性生长晶面为(110)的多层结构的应变Si?PMOS有源层,在该有源层上制备垂直沟道的压应变PMOS;在NMOS有源区刻蚀出深槽,选择性生长晶面为(100)的多层结构的应变SiNMOS有源层,在该外延层上制备平面沟道的张应变NMOS,构成导电沟道为22~45nm的应变Si混合晶面CMOS集成电路;本发明专利技术充分利用应变Si材料迁移率高于体Si材料和应变Si材料应力与迁移率各向异性的特点,基于SOI衬底,制备出了性能优异的应变Si混合晶面CMOS集成器件及电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
,尤其涉及。
技术介绍
在信息技术高度发展的当代,以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术,其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。 对半导体产业发展产生巨大影响的“摩尔定律”指出集成电路芯片上的晶体管数目,约每18个月增加I倍,性能也提升I倍。40多年来,世界半导体产业始终按照这条定律不断地向前发展。而现在,电路规模已由最初的小规模发展到现在的甚大规模。由于对集成度,功耗,面积,速度等各因素的综合考虑,CMOS得到了广泛的应用。随着器件尺寸的减小,尤其是逐步进入纳米尺度以后,微电子技术的发展越来越逼近材料、技术、器件的极限,面临着巨大的挑战。当器件特征尺寸缩小到65纳米技术代及以后,从器件角度看,纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出,电路速度和功耗的矛盾也将更加严重。随着集成度和工作频率增加,功耗密本文档来自技高网...

【技术保护点】
一种混合晶面应变Si垂直沟道CMOS集成器件,其特征在于,器件衬底为SOI材料。

【技术特征摘要】

【专利技术属性】
技术研发人员:张鹤鸣李妤晨胡辉勇宋建军宣荣喜王斌王海栋郝跃
申请(专利权)人:西安电子科技大学
类型:发明
国别省市:

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