本发明专利技术公开了一种混合晶面垂直沟道Si基BiCMOS集成器件及制备方法，其过程为：在SOI衬底上生长N型Si外延，形成集电区，依次湿法刻蚀出基区窗口，选择性生长SiGe基区，制备Poly-Si发射区和Poly-Si发射极与集电极，形成SiGe?HBT器件；分别光刻NMOS和PMOS器件有源区沟槽，沿不同晶面选择性生长在NMOS和PMOS器件有源区沟槽内生长相应的有源层，在PMOS器件有源区上制备漏极和栅极，形成PMOS器件；在NMOS器件有源区制备栅介质层和栅多晶，形成NMOS器件；光刻引线，构成混合晶面垂直沟道Si基BiCMOS集成器件及电路；本发明专利技术的混合晶面垂直沟道Si基BiCMOS器件中SiGe?HBT器件的三个电极都采用多晶硅，且CMOS器件在制造过程中充分利用了应变Si材料迁移率各向异性的特点，制备出了性能增强的BiCMOS集成电路。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
1958年出现的集成电路是20世纪最具影响的专利技术之一。基于这项专利技术而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式；它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速，在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响；目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的 份额，产值已经超过了 10000亿美元。硅材料作为半导体材料应用经历了 50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展；目前，全球90%的半导体市场中，都是Si基集成电路。但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题；特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制，不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了丰吴拟集成电路和以其为基础的电子系统性能的进一步提闻。为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏像SiO2那样的钝化层等因素限制了它的广泛应用和发展。
技术实现思路
本专利技术的目的在于利用在一个衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和SOI三多晶SiGe HBT器件，构成混合晶面垂直沟道Si基BiCMOS集成器件，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种混合晶面垂直沟道Si基BiCMOS集成器件，所述混合晶面垂直沟道Si基BiCMOS集成器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。进一步、PMOS器件导电沟道为应变Si材料，沿沟道方向为压应变，并且为回型结构。进一步、在同一个SOI衬底上双极器件基区为SiGe材料。进一步、SiGe HBT器件的发射极、基极和集电极都采用多晶硅接触。 进一步、其制备过程采用自对准工艺，并为全平面结构。本专利技术的另一目的在于提供一种混合晶面垂直沟道Si基BiCMOS集成器件的制备方法，包括如下步骤第一步、选取两片Si片，一块是P型掺杂浓度为I 5X IO15CnT3的Si (100)衬底片，作为上层的基体材料，另一块是N型掺杂浓度为I 5X IO15CnT3的Si (110)衬底片，作为下层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0. 5 1 ym，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；第四步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为I. 4 2. I ii m的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17CnT3 ；第五步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5iim的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；第六步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为20(T300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cnT3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第七步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I X 102° I X IO21CnT3 ；第八步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第九步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiN层，厚度为50 lOOnm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第十步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第^^一步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光去除发射极和集电极区域以外表面的Poly-Si，形成发射极和集电极；第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2 层，光刻集电极，并对该进行磷注入，以提高接集电极的Poly-Si的掺杂浓度，使其达到1\1019 1父102°本文档来自技高网...
【技术保护点】
一种混合晶面垂直沟道Si基BiCMOS集成器件，其特征在于，所述混合晶面垂直沟道Si基BiCMOS集成器件采用SOI？SiGe？HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
【技术特征摘要】
【专利技术属性】
技术研发人员：胡辉勇，宣荣喜，张鹤鸣，宋建军，吕懿，舒斌，王海栋，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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