本发明专利技术公开了一种制备SOI?SiGe?BiCMOS集成器件及制备方法，在SOI衬底上生长N型Si外延，制备浅槽隔离，形成集电极接触区，刻蚀形成侧墙，湿法刻蚀出基区窗口，选择性生长SiGe基区，光刻集电极窗口，淀积N型Poly-Si，去除Poly-Si，形成SiGe?HBT器件；在衬底上生长应变SiGe材料，对器件有源区隔离，光刻NMOS器件有源区，对其进行P型离子注入，制备伪栅，自对准生成MOS器件的源漏区，去除伪栅，在伪栅处压印槽中制备氧化镧材料形成栅介质和金属钨形成栅极，光刻引线，制成集成器件及电路。该方法充分利用了SiGe的特点，制备的集成电路使现有的模拟和数模混合集成电路性能获得大幅提高。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及一种制备SOI SiGe BiCMOS集成器件及制备方法。
技术介绍
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了 “摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍；多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格 贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断缩小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等方面极限的挑战。比如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题,传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越专利技术显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度；因此传统Si基工艺器件越来越难以满足设计的需要。为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。SOI (Silicon-On-Insulator,绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点；实现了集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光开关，如利用体微机械加工技术。因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS 或者 SiGe BiCMOS 技术(Si BiCMOS 为 Si 双极晶体管BJT+Si CMOS, SiGe BiCMOS为SiGe异质结双极晶体管HBT+Si CMOS)。
技术实现思路
本专利技术的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和双极晶体管，构成平面BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种SOI SiGe BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SiGe HBT器件。进一步、PMOS器件采用量子阱结构。进一步、器件衬底为SOI材料。 进一步、SiGe HBT器件的发射极、基极和集电极都采用多晶硅材料。进一步、该SiGe HBT器件基区为SiGe材料。进一步、SiGe HBT器件制备过程采用自对准工艺，并为全平面结构。本专利技术的另一目的在于提供一种SOI SiGe BiCMOS集成器件的制备方法，包括如下步骤第一步、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面生长一层厚度为30(T500nm的SiO2层，光刻浅槽隔离，在浅槽隔离区域干法刻蚀出深度为27(T400nm的浅槽，再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ；最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成浅槽隔离；第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为50(T700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第九步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1父1019 1\102°011_3，最后去除表面的5102层;第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT器件；在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO本文档来自技高网...
【技术保护点】
一种SOI？SiGe？BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均为应变SiGe？MOS器件，双极器件为SiGe？HBT器件。
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹤鸣，周春宇，宋建军，胡辉勇，王海栋，宣荣喜，李妤晨，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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