本发明专利技术公开了一种制备基于SOI衬底的BiCMOS集成器件及制备方法，其过程为：SOI衬底上连续生长N-Si、P-SiGe、N-Si层，制备深槽隔离，制备集电区浅槽隔离和基区浅槽隔离，光刻集电区并磷离子注入，形成集电极、基极以及发射极，形成SiGe?HBT器件；在衬底上生长应变SiGe材料，形成NMOS和PMOS器件有源区，制备伪栅，自对准生成NMOS和PMOS器件的源漏区，去除伪栅，在伪栅处压印槽中制备氧化镧（La2O3）材料形成栅介质和金属钨（W）形成栅极，光刻引线，构成基于SOI衬底的双应变平面BiCMOS集成器件及电路。该方法充分利用了应变SiGe材料空穴迁移率高于体Si材料的特点，制备出基于SOI衬底的双应变平面BiCMOS集成电路，使现有的模拟和数模混合集成电路性能获得大幅提高。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及一种基于SOI衬底的双应变平面BiCMOS集成器件及制备方法。
技术介绍
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量ー个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技木本身 对经济发展的巨大贡献之外，还与它广泛的应用性有夫。英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了“摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基エ艺形成了非常強大的产业能力。2004年2月23日英特尔首席执行官克莱格 贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断縮小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下ー个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断縮小，在Si芯片制造エ业微型化进程中面临着材料物理属性，制造エ艺技术，器件结构等方面极限的挑战。比如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越专利技术显，严重影响了器件性能；传统的光刻技术无法满足日益縮小的光刻精度。因此传统Si基エ艺器件越来越难以满足设计的需要。为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新エ艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。SOI (Silicon-On-Insulator,绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了ー层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点；实现了集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、エ艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光开关。
技术实现思路
本专利技术的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和SOI SiGe HBT,构成平面BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种基于SOI衬底的双应变平面BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SOI SiGeHBT器件。进一歩、NMOS器件导电沟道为应变SiGe材料。进一歩、PMOS器件采用量子阱结构。进ー步、器件衬底为SOI材料。进一歩、SiGe HBT器件的基区为SiGe材料。进一歩、SiGe HBT器件为全平面结构。 本专利技术的另ー目的在于提供一种基于SOI衬底的双应变平面BiCMOS集成器件的制备方法，包括如下步骤第一歩、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为20 60nm的SiGe层，作为基区，该层Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3 ；第四步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为100 200nm的N型Si层，作为发射区，该层掺杂浓度为I X IO17 5 X IO17cnT3 ；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ；第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为100 200鹽的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为100 200鹽的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105 205nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为30(T500nm的SiO2层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19 I X IO20Cm^3,形成集电极接触区域；第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 IXlO2ciCnT3,形成基极接触区域，并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT ；第十步、光刻MOS有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在该有源区连续生长ニ层材料第一层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ;第二层是厚度为3 5nm的本征弛豫型Si帽层；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积ー层厚度为300 500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I 5X IO17CnT3 ;光刻NMOS器件有源区，利用离子注入エ艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I 5 X IO17Cm-3 ；第十二歩、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层厚度为3 5nm的SiN层作为栅介质和ー层厚度为300 500nm的本征Poly-本文档来自技高网...
【技术保护点】
一种基于SOI衬底的双应变平面BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均为应变SiGe？MOS器件，双极器件为SOI？SiGe？HBT器件。
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹤鸣，周春宇，宋建军，舒斌，胡辉勇，宣荣喜，戴显英，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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