存储器件制造技术

本发明专利技术提供一种存储器件。所述存储器件包括：在半导体基板中的下互连，所述下互连由不同于半导体基板的材料制成；在下互连上的选择元件；以及在选择元件上的存储元件。

【技术实现步骤摘要】

本公开在此涉及半导体器件及其制造方法，更具体地，涉及具有提高的集成密度的半导体器件及其制造方法。
技术介绍
一般而言，半导体器件典型地可以分为易失性存储器件或非易失性存储器件。易失性存储器件在其电源中断时丢失其存储数据。例如，易失性存储器件可以包括动态随机存取存储(DRAM)器件和静态随机存取存储(SRAM)器件。相反，非易失性存储器件即使在其电源中断时也保持其存储数据。非易失性存储器件可以包括可编程只读存储(PROM)器件、可擦可编程只读存储(EPROM)器件、电可擦可编程只读存储(EEPROM)器件、快闪存储器件等。 随着电子产业的发展，愈加需要高度集成的半导体器件。然而，如果利用一般的按比例缩小规则使半导体器件变得高度集成，则可能产生多种问题。例如，随着半导体器件的最小特征尺寸(例如，最小线宽)减小至几十纳米，半导体器件的制造过程中的工艺容限逐渐减小。此外，当半导体器件的最小特征尺寸不断减小时，可能更难优化半导体器件中的各种分立元件(例如，半导体器件中的多种驱动电路和/或存储单元)的特性。
技术实现思路
至少一个实施方式旨在提供一种存储器件。该存储器件可以包括在半导体基板中的下互连，下互连由不同于半导体基板的材料制成；在下互连上的选择元件；以及在选择元件上的存储元件。下互连可以包括金属材料。选择元件的面向下互连的表面可以是非平面的，例如可以是倾斜的。下互连可以直接接触选择元件的面向下互连的表面的整体。选择元件可以包括半导体柱。半导体柱可以包括第一导电类型的上杂质区以及第二导电类型的下杂质区。下杂质区可以包括重掺杂杂质区以及在重掺杂杂质区和上杂质区之间的轻掺杂杂质区。下互连可以包括金属材料。半导体柱的重掺杂杂质区可以直接接触下互连。下互连可以包括接触半导体柱的第一部分以及从第一部分延伸的第二部分，第一部分的厚度不同于第二部分的至少一部分的厚度。第二部分的至少一部分比第一部分厚。存储器件可以包括在半导体柱的侧壁上的绝缘侧壁间隔物，其中第二部分的至少一部分在相邻的侧壁间隔物之间向上延伸。半导体基板可以包括具有存储元件的第一区以及第二区，其中半导体柱的顶表面与第二区的半导体基板的顶表面共面。每个下互连包括接触选择元件的第一部分以及在相邻的第一部分之间的第二部分，第一部分的厚度与第二部分的至少一部分的厚度不同。第二部分的至少一部分可以比第一部分厚。第二部分的至少一部分可以包括空隙。存储器件可以包括填充空隙的另一导电材料。第二部分的底表面可以是三角形。第二部分的顶表面和底表面可以是圆化的。第二部分的顶表面和底表面可以相对于中心平坦部分倾斜。 存储元件可以采用可变电阻器。选择元件可以是二极管，例如PN 二极管。至少一个实施方式旨在提供一种形成半导体器件的方法。该方法可以包括在半导体基板上的隔离层之间形成半导体柱；在半导体基板中且在半导体柱下面形成底切区域；以及在隔离层之间且在半导体柱之下的底切区域中形成下互连。形成半导体柱可以包括蚀刻半导体基板。形成半导体柱可以包括使用选择性外延生长技术。该方法还可以包括在半导体柱中形成第一导电类型的上杂质区以及在半导体柱中形成第二导电类型的下杂质区。该方法还可以包括在下杂质区中形成重掺杂杂质区，重掺杂杂质区与上杂质区间隔开。形成重掺杂杂质区可以包括在相邻半导体柱之间的开口下面的半导体基板中形成凹槽区域；以及掺杂通过凹槽区域暴露的半导体基板。形成底切区域可以包括蚀刻通过凹槽区域暴露的半导体基板。蚀刻半导体基板可以包括各向异性蚀刻。形成底切区域可以包括在半导体柱下面形成第一底切区域以及在相邻的第一底切区域之间形成第二底切区域，第二底切区域比第一底切区域宽。在底切区域中形成下互连可以包括沉积不同于半导体基板的材料。沉积材料可以包括覆盖半导体柱的暴露区域。沉积材料可以包括共形地沉积所述材料。共形地沉积所述材料可以包括共形地沉积所述材料至使得空隙形成在第二底切区域中的厚度。该方法还可以包括用另一导电材料填充空隙。沉积材料可以包括用所述材料填充底切区域。形成第二底切区域可以包括蚀刻半导体基板以具有多个三角形形状。形成第二底切区域可以包括蚀刻半导体基板以具有相对于中心平坦部分的多个倾斜形状。在底切区域中形成下互连可以包括沉积不同于半导体基板的材料。所述材料可以包括金属材料。沉积材料可以包括覆盖半导体柱的暴露区域。该方法可以包括在半导体柱上形成存储元件。存储元件可以采用可变电阻器。半导体基板可以包括具有存储元件的第一区以及第二区，其中半导体柱的顶表面与第二区的半导体基板的顶表面共面。至少一个实施方式旨在提供一种存储器件，该存储器件可以包括在半导体基板中的下互连；在下互连上的选择元件，选择元件的面向下互连的表面是非平面的；以及在选择元件上的存储元件。下互连可以覆盖选择元件的面向下互连的非平面表面。至少一个实施方式旨在提供一种形成存储器件的方法。该方法可以包括在半导体基板中形成选择元件；在半导体基板中且在选择元件下面形成下互连，下互连由不同于半导体基板的材料制成；以及在选择元件上形成存储元件。 形成选择元件可以包括蚀刻半导体基板。形成选择元件可以包括使用选择性外延生长技术。所述材料可以包括金属。附图说明对于本领域的普通技术人员来说，通过参考附图详细描述示例性实施方式，特征将变得更加明显，其中图I示出根据一实施方式的半导体器件的框图。图2示出根据一实施方式的半导体器件的存储单元阵列的示意性电路图。图3示出根据一实施方式的半导体器件的单元阵列区的平面图。图4示出沿着图3的线1-1’和11-11’截取的剖面图，用于示出根据一实施方式的半导体器件的单元阵列区和外围电路区。图5示出根据一实施方式的半导体器件的单元阵列区的透视图。图6至图9示出根据本专利技术构思的一些实施方式的半导体器件的剖面图，并且图6至图9的每一个包括沿着图3的线1-1’和11-11’截取的剖面图。图IOA和图IOB示出根据实施方式的制造半导体器件的方法的工艺流程图。图11至图18示出根据一实施方式的制造半导体器件的方法的各步骤中的透视图。图19至图23示出根据本专利技术构思的另一实施方式的制造半导体器件的方法中的各步骤的剖面图，并且图19至图23的每一个包括沿着图3的线1-1’和11-11’截取的剖面图。图24示出包括根据实施方式的半导体器件之一的电子系统的框图。具体实施例方式下面，将参考附图更全面地描述本专利技术构思，在附图中示出了本专利技术构思的示例性实施方式。本专利技术构思的优点和特征及其实现方法将通过以下示例性实施方式而变得明显，其中将参考附图更详细地描述以下示例性实施方式。然而，应该注意，本专利技术构思不限于以下示例性实施方式，而是可以以多种形式实施。因此，示例性实施方式仅被提供用于公开本专利技术构思并且让本领域的技术人员了解本专利技术构思的范畴。在图中，本专利技术构思的实施方式不限于在此提供的特定示例，并且为了清晰起见而被放大。在此使用的术语仅用于描述具体实施方式的目的，而不意欲限制本专利技术。在此使用时，单数术语“一”和“该”也旨在包括复数形式，除非上下文另外清晰地表示。在此使用时，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。将理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件或者可以存在中间元本文档来自技高网...

【技术保护点】
一种存储器件，包括：在半导体基板中的下互连，所述下互连由不同于所述半导体基板的材料制成；在所述下互连上的选择元件；以及在所述选择元件上的存储元件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李宰圭，徐基晳，尹泰应，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：