本发明专利技术揭示用于提供半导体存储器装置的技术。在一个特定示范性实施例中，所述技术可实现为一种半导体存储器装置，所述半导体存储器装置包括以行及列的阵列布置的多个存储器单元。每一存储器单元包括第一区域、第二区域及体区域，所述体区域电容性地耦合到至少一个字线且安置在所述第一区域与所述第二区域之间。每一存储器单元还包括第三区域，其中所述第三区域可与所述第一区域、所述第二区域及所述体区域不同地掺杂。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及半导体存储器装置，且更特定来说，涉及用于提供无结半导体存储器装置的技术。
技术介绍
半导体工业已经历允许半导体存储器装置的密度及/或复杂性的增加的技术进 步。并且，所述技术进步已允许各种类型的半导体存储器装置的功率消耗及封装尺寸的减小。存在使用改善性能、减少泄漏电流且增强总体缩放的技术、材料及装置来利用及/或制造先进半导体存储器装置的持续趋势。绝缘体上硅(SOI)及大块衬底为可用于制造此类半导体存储器装置的材料的实例。举例来说，此类半导体存储器装置可包括部分耗尽(PD)装置、完全耗尽(FD)装置、多栅极装置(例如，双栅极、三栅极或环绕栅极)及鳍式FET (Fin-FET)装置。半导体存储器装置可包括存储器单元，所述存储器单元具有带有其中可存储电荷的电浮动体区域的存储器晶体管。当过量多数电荷载流子存储在电浮动体区域中时，存储器单元可存储逻辑高(例如，二进制“I”数据状态)。当电浮动体区域耗尽多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“O”数据状态)。并且，半导体存储器装置可制造在绝缘体上硅(SOI)衬底或大块衬底上(例如，启用体隔离)。举例来说，半导体存储器装置可制造为三维(3D)装置(例如，多栅极装置、鳍式FET装置及垂直柱装置)。在一种常规技术中，半导体存储器装置的存储器单元可通过植入工艺来制造。在常规植入工艺期间，可能在半导体存储器装置的存储器单元的各种区域的硅晶格中产生缺陷结构。在植入工艺期间形成的缺陷结构可减少存储在半导体存储器装置的存储器单元中的多数电荷载流子的保持时间。并且，在常规植入工艺期间，存储器单元的各种区域可能以非所要的掺杂浓度来掺杂。所述非所要的掺杂浓度可因此产生用于半导体存储器装置的存储器单元的非所要的电性质。此外，所述常规植入工艺可能面临横向及垂直缩放挑战。鉴于以上内容，可以理解，可能存在与用于提供半导体存储器装置的常规技术相关联的显著问题及缺点
技术实现思路
附图说明为了促进对本专利技术的更完整的理解，现在参考附图，其中相同的元件以相同的标号来参考。这些图式不应理解为限制本专利技术，而是意在仅为示范性的。图I展示根据本专利技术的实施例的包括存储器单元阵列、数据写入及感测电路以及存储器单元选择及控制电路的半导体存储器装置的框图。图2展示根据本专利技术的实施例的图I中展示的存储器单元的横截面图。图3展示根据本专利技术的替代实施例的图I中展示的存储器单元的横截面图。图4展示根据本专利技术的实施例的图I中展示的存储器单元的横截面图。图5展示根据本专利技术的替代实施例的图I中展示的存储器单元的横截面图。图6展示根据本专利技术的实施例的图I中展示的存储器单元阵列的至少一部分的横截面图。图7展示根据本专利技术的替代实施例的图I中展示的存储器单元阵列的至少一部分的横截面图。图8展示根据本专利技术的替代实施例的图I中展示的存储器单元阵列的至少一部分的横截面图。图9展示根据本专利技术的替代实施例的图I中展示的存储器单元阵列的至少一部分的横截面图。图10展示根据本专利技术的实施例的用于对图2中展示的存储器单元执行写入操作的控制信号电压波形。图11展示根据本专利技术的实施例的用于对图2中展示的存储器单元执行读取操作的控制信号电压波形。具体实施例方式参考图1，展示根据本专利技术的实施例的包含存储器单元阵列20、数据写入及感测电路36以及存储器单元选择及控制电路38的半导体存储器装置10的框图。存储器单元阵列20可包含多个存储器单元12，其各自经由字线(WL) 28及载流子注入线(EP)34耦合到存储器单元选择及控制电路38，且经由位线(CN) 30及源极线(EN) 32耦合到数据写入及感测电路36。可了解，位线(CN) 30及源极线(EN) 32为用于区分两个信号线的名称，且其可互换使用。数据写入及感测电路36可从所选择的存储器单元12读取数据且可将数据写入到所选择的存储器单元12。在示范性实施例中，数据写入及感测电路36可包括多个数据感测放大器电路。每一数据感测放大器电路可接收至少一个位线(CN) 30及电流或电压参考信号。举例来说，每一数据感测放大器电路可为交叉耦合类型的感测放大器，以感测存储在存储器单元12中的数据状态。数据写入及感测电路36可包括可将数据感测放大器电路耦合到至少一个位线(CN) 30的至少一个多路复用器。在示范性实施例中，所述多路复用器可将多个位线(CN) 30耦合到数据感测放大器电路。每一数据感测放大器电路可利用电压及/或电流感测电路及/或技术。在示范性实施例中，每一数据感测放大器电路可利用电流感测电路及/或技术。举例来说，电流感测放大器可将来自所选择的存储器单元12的电流与参考电流(例如，一个或一个以上参考单元的电流)进行比较。根据所述比较，可确定所选择的存储器单元12存储逻辑高(例如，二进制“I”数据状态)还是存储逻辑低(例如，二进制“O”数据状态)。所属领域的技术人员可了解，各种类型或形式的数据写入及感测电路36(包括使用电压或电流感测技术来感测存储在存储器单元12中的数据状态的一个或一个以上感测放大器)可用于读取存储在存储器单元12中的数据。存储器单元选择及控制电路38可通过将控制信号施加于一个或一个以上字线(WL) 28及/或载流子注入线(EP) 34上来选择且/或启用一个或一个以上预定存储器单元12以促进从所述存储器单元12读取数据。存储器单元选择及控制电路38可从地址信号(举例来说，行地址信号)产生此类控制信号。此外，存储器单元选择及控制电路38可包括字线解码器及/或驱动器。举例来说，存储器单元选择及控制电路38可包括一个或一个以上不同的控制/选择技术(及其电路)以选择且/或启用一个或一个以上预定存储器单元12。明显地，所有此类控制/选择技术及其电路(不管是现在已知的还是稍后开发的)都意在落在本专利技术的范围内。 在示范性实施例中，半导体存储器装置10可实施两步骤写入操作，借此可通过首先执行“清除”或逻辑低(例如，二进制“O”数据状态)写入操作来将一行存储器单元12中的所有存储器单元12写入为预定数据状态，借此所述行存储器单元12中的所有存储器单元12被写入为逻辑低(例如，二进制“O”数据状态)。此后，可选择性地将所述行存储器单元12中的所选择的存储器单元12写入为预定数据状态(例如，逻辑高(二进制“I”数据状态))。半导体存储器装置10还可实施一步骤写入操作，借此可选择性地将一行存储器单元12中的所选择的存储器单元12写入为逻辑高(例如，二进制“I”数据状态)或逻辑低(例如，二进制“O”数据状态)而不需要首先实施“清除”操作。半导体存储器装置10可利用本文中描述的示范性写入、准备、保持、刷新及/或读取技术中的任一者。存储器单元12可包含N型、P型及/或这两种类型的晶体管。处于存储器单元阵列20的外围的电路(举例来说，感测放大器或比较器、行及列地址解码器以及线驱动器(本文中未说明))也可包括P型及/或N型晶体管。不管存储器单元阵列20的存储器单元12中使用的是P型晶体管还是N型晶体管，本文中都将进一步描述用于从存储器单元12进行读取的合适电压电位(举例来说，正或负电压电位)。参考图2，展示根据本专利技术的实施例的图I中展示的存储器单元12的横截面图。存储器单元12可包含第一 N-区域本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：斯里尼瓦萨·拉奥·班纳，迈克尔·A·范巴斯柯克，蒂莫西·J·瑟噶特，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
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