包括多个存储器管芯和控制器管芯的半导体存储装置。该控制器管芯连接到内部控制总线。该控制器管芯被配置成响应于外部读命令而向所述存储器管芯中的所选择的存储器管芯提供内部读命令。所选择的存储器管芯被配置成响应于内部读命令而向控制器提供读数据；其中当存储器管芯中的至少两个存储器管芯被选为所选择的存储器管芯时，对于所述至少两个存储器管芯而言，在控制器管芯接收到外部读命令与接收到来自所选择的存储器管芯的读数据之间的延时不同。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体存储装置，尤其涉及具有多个存储器管芯和控制器管芯的半导体存储装置。
技术介绍
将多个堆叠的半导体芯片(诸如DRAM装置)集成在单个封装中的多芯片封装(MCP)实现了比被封装在专用封装中的单独芯片更高的密度。授予给Rajan的美国专利7，515，453描述了与两个或更多个DRAM管芯一起被封装在单个封装中的接ロ芯片。该接ロ芯片能够通过共享数据总线与多个DRAM管芯通信，以 便在给定时间仅单个管芯能够被访问。可替换地，每个DRAM管芯可以具有到接ロ管芯的专用数据总线，以便多个接ロ能够被并行地操作以提供更高的带宽。授予给Rajan等人的美国专利7，386，656示出了与缓冲器芯片一起位于同一封装中的堆叠的DRAM管芯的各种配置。外部命令总线(地址、控制和时钟)可以由接ロ芯片缓冲并在公共内部总线上被提供至所有DRAM管芯，或者其可以在分离内部总线上被提供至每个DRAM管芯，或者其可以在每个分离内部总线上被提供至若干个DRAM管芯。外部数据总线可以由接ロ芯片双向缓冲并在公共内部总线上被提供至所有DRAM管芯，或者其可以在分离内部总线上被提供至每个DRAM管芯，或者其可以在每个分离内部总线上被提供至若干个DRAM管芯。然而，这些以及其他现有MCP实现方式具有各种缺陷，包括高的功耗。这是有问题的，对于电池电能是有限资源的移动设备而言尤其如此。因此，在エ业上期望能够设计出具有降低的功耗的MCP。
技术实现思路
根据宽泛的方面，本专利技术致カ于提供一种半导体存储装置，其包括多个存储器管芯；连接到内部控制总线的控制器管芯，该控制器管芯被配置成响应于外部读命令而向所述存储器管芯中所选择的存储器管芯提供内部读命令；其中所选择的存储器管芯被配置成响应于所述内部读命令而向控制器管芯返回所读数据；其中当所述存储器管芯中的至少两个存储器管芯被选为所选择的存储器管芯吋，对于该至少两个存储器管芯而言，在控制器管芯接收到外部读命令与控制器管芯接收到来自所选择的存储器管芯的读数据之间的延时不同。在阅读了下面结合附图对本专利技术具体实施方式的描述之后，本专利技术的其他方面和特征对本领域普通技术人员而言将变得显而易见。附图说明现在将參照附图、仅通过示例的方式描述本专利技术的实施方式，其中图I是根据本专利技术特定非限制性实施方式的采用控制器管芯和多个存储器管芯的多芯片封装(MCP)的框图；图2A和2B是在总线和引脚容量方面示出了 MCP的不同的可能配置的框图；图3是示出了在读操作期间各种系统部件之间可能的交互的信号流图；图4是示出了在存储器管芯没有相对于全局时钟信号来时钟控制它们的读输出的情况下，控制器管芯将从存储器管芯接收到的读数据进行重新同步的时序图；图5示出了用于堆叠存储器管芯和控制器管芯以制作MCP的物理配置的示例；以及图6是根据本专利技术特定非限制性实施方式的多排(rank) MCP RDIM M的图示。具体实施例方式图I示出了半导体存储装置100的框图，其包括多个存储器管芯(die) 110A、110B、 IlOC和IlOD以及控制器管芯120。半导体存储装置100可以被称为多芯片封装(MCP)。存储器管芯110A、110B、1 IOC和IlOD中的每个存储器管芯和控制器管芯120可以被称为“已知合格管芯(KGD)”，用于表明在封装到MCP 100之前其已经以晶圆形式被充分测试。存储器管芯(K⑶)110A、110B、1 IOC和IlOD可以是动态随机存取存储器(DRAM)装置(包括同步DRAM-SDRAM)或其他种类的存储装置，尤其是被期望具有低的读和写延时的装置。在该特定示例中，存储器管芯的数量是4，但这不应当被认为是限制性的。在特定的非限制性示例实施方式中，存储器管芯110A、110B、110C和IlOD中的ー个或多个可以是符合JEDEC DDR3标准JESD79-3C (通过引用将其合并到本文)的DRAM装置。在一些实施方式中，存储器管芯110A、110B、110C和IlOD的不同子集可以符合不同的标准，所述标准可以包括或不包括前述的JEDEC JESD79-3C标准。控制器管芯120可以被称为“桥芯片”，因为其向存储器管芯110A、110B、110C和IlOD提供至外面世界的接ロ。具体地，外部控制总线130和外部数据总线140通过连接到控制器管芯120来将存储控制器150连接到MCP 100。存储控制器150和MCP 100可以都经由母板160进行连接。存储控制器150与MCP 100之间的连接可以是直接的，或者经由寄存器和/或经由ー个或多个其他MCP。控制器管芯120可以被配置成根据给定的标准(诸如JEDEC DDR3)与外部控制总线130和外部数据总线140进行交互，以便从存储控制器150的视角来看，MCP 100被认为是符合标准的装置。外部控制总线130携带来自存储控制器150的命令/地址信号和全局时钟信号。外部数据总线140包括在活动(active)时携带有效数据的外部数据线和携帯数据选通信号的数据选通线。数据选通信号是用于指示外部数据线何时是活动的并因此携带有效数据的时钟信号。由于数据可以源自存储控制器150或源自MCP 100，所以依赖于是正在从存储控制器150向MCP 100传递写数据还是正在从MCP 100向存储控制器150传递读数据而由存储控制器150或MCP 100占用数据选通线。用于提供命令/地址信号和全局时钟信号的外部控制总线130被缓冲并沿着内部控制总线被提供给每个存储器管芯。命令/地址信号和全局时钟信号能够以小至一个时钟周期的延时被传递给内部控制总线。在所示的实施方式中，提供了分离的专用内部控制总线190A、190B、190C和190D，每个存储器管芯110A、110B、1 IOC和IlOD分别使用一个专用内部控制总线。因此，当来自存储控制器150的命令被寻■址到存储器管芯110A、110B、1 IOC和IlOD中的特定一个存储器管芯而非其他存储器管芯时，控制器管芯120确定命令的目的地存储器管芯并仅激活至该目的地存储器管芯的内部控制总线，这节省了功率。可替换地，能够提供由所有存储器管芯110A、110B、110C和IlOD并行共享的单个内部控制总线。这降低了控制器管芯120上的焊盘的数量和MCP 100中的互连的数量，但以增加的功耗为代价。控制器管芯120也通过各个内部数据总线170A、170B、170C和170D连接到存储器管芯110A、110B、110C和IlOD0将控制器管芯120连接到存储器管芯110A、110B、IlOC和IlOD中的特定一个存储器管芯的内部数据总线包括在活动时携帯有效数据的内部数据线和携帯数据选通信号的数据选通线。数据选通信号是用于指示内部数据线何时是活动的并因此携帯有效数据的时钟信号。由于数据可以源自控制器管芯120或源自存储器管芯110AU10BU10C和IlOD中的特定一个存储器管芯，所以依赖于是正在从特定的存储器管芯向控制器管芯120传递写数据还是正在从控制器管芯120向特定的存储器管芯传递读数据而由控制器管芯120或特定的存储器管芯占用该数据选通线。为了改善性能，尤其是在高频的情况下，控制器管芯120能够被配置成向外部接 ロ(即向外部数据总线140和本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：P·戈里汉姆，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：
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