一种垂直结构功率器件制造技术

本发明专利技术公开了一种垂直结构功率器件，其目的是以更低成本提供更高性能的功率器件，本发明专利技术中，垂直结构功率器件包括：漏区，所述漏区包括具有第一导电类型的第一半导体材料；漂移区，所述漂移区与所述漏区邻接且所述漂移区包括n型柱、p型柱和绝缘区，所述n型柱、p型柱和绝缘区相互并列；过渡区，所述过渡区位于所述漏区和漂移区之间；体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述第一导电类型相反，所述体区和所述漏区被所述漂移区隔开；源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。

【技术实现步骤摘要】

本专利技术的实施例涉及功率器件。更具体地说，本专利技术的实施例涉及垂直结构的金属-氧化物半导体场效应晶体管(M0SFET)。
技术介绍
同传统的双极性器件相比，垂直结构的金属-氧化物半导体场效应晶体管(MOSFET)普遍具有更加优越的功率开关特性。然而，垂直结构的功率MOSFET的导通电阻会随着击穿电压的升高而急剧增大，致使其无法应用于高电压场合。获得较低导通电阻且同时维持较高击穿电压的一个办法是使用“超结”结构。图I示出传统的具有超结结构的垂直n型MOSFET的示意图。如图I所示，MOSFET 10包括漏极12，所述漏极12与n型漏区13耦接于第一端10a。MOSFET 10还包括耦接于n型源区20上的源极14，与漏极12于第二端IOb处隔离开的栅极16以及位于第一端IOa和第二端IOb之间的漂移区18。M0SFET10还包括邻接于源极14和栅极16的p阱21，该p阱21形成场效应管的体区。漂移区18包括p型柱22和n型柱24，该p型柱22和n型柱24并列形成“超结”。P型柱22和n型柱24具有特定的掺杂浓度，以使其在横向上至少能够基本相互耗尽。因此，MOSFET10的源极14和漏极12之间能够具有较高的击穿电压。工作时，n型柱24在漏极12和源极14之间形成导电沟道。相比于其它传统的功率M0SFET，图I所示的n型柱24可以具有更高的掺杂浓度，因此可以获得低导通电阻。所以，超结型MOSFET可以同时具有较低的导通电阻和较高的击穿电压。然而，尽管图I所示超结型MOSFET在性能上具有很多优点，但其成本较高并且难以精确制作。
技术实现思路
针对现有技术中的上述一个或多个问题，本专利技术的一个目的是提供一种功率器件，以使得和现有技术相比，垂直结构MOSFET的制作能够更加经济高效。本专利技术提出的一种功率器件，包括 漏区，所述漏区包括具有第一导电类型的第一半导体材料； 漂移区，所述漂移区与所述漏区邻接且所述漂移区包括n型柱、p型柱和绝缘区，所述n型柱、P型柱和绝缘区相互并列； 过渡区，所述过渡区位于所述漏区和漂移区之间；体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述、第一导电类型相反，所述体区和所述漏区被所述漂移区隔开； 源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。优选地，其中所述P型柱具有均匀宽度。优选地，其中所述过渡区包括具有所述第一导电类型的半导体材料。优选地，其中所述过渡区包括具有所述第一导电类型的半导体材料且其掺杂浓度比所述漏区至少低一个数量级。优选地，其中所述第一导电类型为n型，所述第二导电类型为p型。优选地，其中所述器件还包括 漏极，耦接至所述漏区且位于所述漏区底部； 源极，与所述源区和所述体区耦接。优选地，其中所述绝缘区包含介质材料。优选地，其中所述过渡区的厚度在Ium到IOum之间。优选地，其中所述过渡区的掺杂浓度为lX1014cm_3到lX1016cm_3之间。优选地，其中所述漏区的电阻率在0. 001 Q/cm到0. I Q/cm之间。和现有技术相比，本专利技术实施例提出的垂直结构MOSFET中小尺寸柱结构的制作能够更加经济高效。附图说明图I是现有技术中垂直结构MOSFET的部分横截面示意图。图2A-2G是依照本专利技术实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图3A-3B是依照本专利技术另一实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图4A-4B是依照本专利技术又一实施例的制作垂直结构MOSFET的工艺步骤中半导体衬底的部分横截面示意图。图5是依照本专利技术实施例的制造的垂直结构MOSFET的部分横截面示意图。具体实施例方式下面将阐述本专利技术的一些实施例，所述实施例涉及用于功率开关的垂直结构MOSFET器件及其制作方法。另外，下面还将具体阐述涉及垂直结构MOSFET器件的半导体衬底的某些实施例。本说明书中的术语“半导体衬底”包括但并不限制于各种晶片(die)，例如，单个集成电路晶片、传感器晶片、开关晶片和/或其它具有半导体特征的晶片。术语“光刻胶”一般地但非限制性地表示一种在电磁照射下会发生化学变化的物质，其非限制性地包含在电磁照射下具有可溶性的正性光刻胶和在光照下具有不溶性的负性光刻胶。图2A-图5以及下文将对某些实施例中的许多具体细节进行详细说明，以用于对本专利技术的实施例提供透彻的理解。某些其它实施例可能在构造、成分和/或工艺流程上与本说明书中披露的实施例有所不同，然而，本
的技术人员应该理解，在没有图2A-图5所示实施例的某些细节或者其他方法、元件、材料等结合的情况下，本专利技术的实施例也可以被实现。图2A-2G是依照本专利技术实施例制作垂直结构MOSFET的工艺步骤中制造半导体衬底100的部分横截面示意图。在下面的讨论中，以半导体衬底100包括n型衬底材料层102为例进行说明。然而，本
内的技术人员应当理解，在其他一些实施例中还可以用P型衬底材料或本征(即非掺杂)衬底材料代替所述n型衬底材料层102。图2A-2G所示实施例中，半导体衬底100包括了第一 n型衬底材料层(或漏区)102和可选的第二 n型衬底材料层(或过渡区)104。所述第一 n型衬底材料层102具有第一掺杂浓度，所述第二 n型衬底材料层104具有第二掺杂浓度，其中所述第二掺杂浓度小于所述第一掺杂浓度。在某些实施例中，可以在所述第一 n型衬底材料层102上淀积可选的第二 n型衬底材料层104来作为n型外延层。在其它实施例中，第一 n型衬底材料层102和第二 n型衬底材料层104可以通过扩散、离子注入和/或其它合适的技术生成。在另外的实施例中，第二 n型衬底材料层104可以被省略掉。如图2A所示，所示实施例的工艺流程包括在可选的第二 n型衬底材料层104上淀积n型外延层106，该淀积步骤可通过化学气相淀积法(CVD)、等离子增强化学气相淀积法(PECVD)、原子层淀积法(ALD)、液相外延法(LPE)和/或其它合适的淀积方法来加以实现。下文中的术语“外延层” 一般地但非限制性地指单晶衬底材料上的单晶薄膜或单晶层。例如，n型外延层106可以包括单晶硅层或者其它合适的掺有磷(P)、砷(As)、锑(Sb)和/或其它合适的n型杂质的半导体材料。在一个实施例中，n型外延层106具有和第二 n型衬底材料层104基本相同的掺杂浓度。在其它实施例中，n型外延层106可以具有其它所希望的掺杂浓度。如图2B所示，在淀积外延层106之后，所示实施例的工艺流程包括在外延层106上形成厚度为T (例如，大约在1000埃到1500埃之间)的第一绝缘层108。在一个实施例中，第一绝缘层108可以包括由化学气相淀积法(CVD)、热氧化法和/或其它合适的方法形成的二氧化硅材料。在其它实施例中，第一绝缘层108也可以包括旋涂玻璃、可流动氧化物、有机材料(例如树脂)和/或其它具有低杂质扩散速率的合适材料。在形成第一绝缘层108后，所示实施例的工艺流程包括在第一绝缘层108之上涂敷光刻胶130，所述涂敷步骤可以通过旋转涂敷和/或其它合适的技术实现。之后，光刻胶130可以通过图形化形成开口 132。下文中的术语“图形化”一般地但非限制性地指代通本文档来自技高网...

【技术保护点】
一种垂直结构功率器件，包括：漏区，所述漏区包括具有第一导电类型的第一半导体材料；漂移区，所述漂移区与所述漏区邻接且所述漂移区包括n型柱、p型柱和绝缘区，所述n型柱、p型柱和绝缘区相互并列；过渡区，所述过渡区位于所述漏区和漂移区之间；体区，所述体区包括具有第二导电类型的第二半导体材料，所述第二导电类型同所述第一导电类型相反，所述体区和所述漏区被所述漂移区隔开；源区，所述源区具有第一导电类型且位于所述体区内，所述源区同所述漂移区隔开。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：唐纳德·R·迪斯尼，邢正人，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：