功率半导体器件及其制作方法技术

本发明专利技术提供了一种功率半导体器件及其制作方法，该器件具有低导通电阻和高击穿电压。该功率半导体器件包括：第一导电型的漏区；第一导电型的漂移区，形成在漏区上；第二导电型的第一基体区，形成在漂移区上表面下方；第二导电型的第二基体区，形成在漂移区上表面下方且第一基体区内；第二导电型的第三基体区，从第一基体区的下端向下突出形成；第一导电型的源区，形成在漂移区上表面下方且第一基体区内；栅绝缘层，形成在第一基体区的沟道区域上和第一基体区之间的漂移区上；栅极，形成在栅绝缘层上；源极，与源区电连接；以及漏极，与漏区电连接。该功率半导体器件通过最小化JFET电阻的增加而减小边缘电场，从而可以增大击穿电压且减小导通电阻。

【技术实现步骤摘要】

本专利技术涉及一种功率半导体器件，尤其涉及ー种具有低导通电阻和高击穿电压的功率半导体器件以及制作该半导体器件的方法。
技术介绍
功率半导体器件，例如，用于功率器件的金属氧化物半导体场效应晶体管 (MOSFET)或绝缘栅双极型晶体管(IGBT)需要满足例如高击穿电压和低导通电阻之类的特性。
技术实现思路
本专利技术提供ー种具有高击穿电压和低导通电阻的功率半导体器件。本专利技术还提供ー种制作具有高击穿电压和低导通电阻的功率半导体器件的方法。根据本专利技术的ー个方面，提供一种功率半导体器件，包括第一导电型的漏区;第一导电型的漂移区，形成在所述漏区上；第二导电型的第一基体区，形成在所述漂移区的上表面下方；第二导电型的第二基体区，形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第一基体区的深度浅的深度；第二导电型的第三基体区，通过从所述第一基体区的下端向下突出形成；第一导电型的源区，形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第二基体区的深度浅的深度；栅绝缘层，形成在所述第一基体区的沟道区域上和所述第一基体区之间的漂移区上；栅极，形成在所述栅绝缘层上；源极，与所述源区电连接；以及漏极，与所述漏区电连接。所述第一基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度。所述功率半导体器件可以为金属氧化物半导体场效应晶体管M0SFET。所述第一导电型可以为η型且所述第二导电型可以为P型，或者所述第一导电型可以为P型且所述第ニ导电型可以为η型。所述第一基体区可以包括至少ー个条带型区域，且还可以包括与所述第一基体区的两个端面连接的框架区域。所述栅绝缘层可以与所述第一基体区相同的方向形成条带型。所述第一基体区的边缘区域可以具有大于ΙΟΟμπι的曲率半径。所述第一基体区可以包括多边形的晶胞。所述漏区可以具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度，且所述源区可以具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。与所述第一基体区之间的栅极叠置的漂移区的宽度可具有使从所述第一基体区延伸形成的耗尽区形成平面结结构的尺寸。所述功率半导体器件还可以包括形成在所述漂移区的上表面下方、围绕所述第一基体区和所述第三基体区的第一导电型的附加漂移区，其中，所述附加漂移区具有高于所述漂移区的掺杂浓度的第一导电型的掺杂浓度。所述第三基体区可以设置在彼此相邻的栅 极之间。所述第三基体区可以具有比所述第一基体区的深度深的深度。所述源区可以形成在与所述栅极的一部分和所述源极的一部分叠置的位置上。所述第一基体区可以形成在与所述栅极的一部分和所述源极叠置的位置上。根据本专利技术点的另一方面，提供一种功率半导体器件。所述功率半导体器件包括第二导电型的集电区；第一导电型的漂移区，形成在所述集电区上；第二导电型的第一基区，形成在所述漂移区的上表面下方；第二导电型的第二基区，形成在所述漂移区的上表面下方且在所述第一基区内，且形成得比所述第一基区的深度浅；第二导电型的第三基区，从所述第一基区的下端向下突出形成；第一导电型的发射区，形成在所述漂移区的上表面下方且在所述第一基区内，且形成为具有比所述第二基区的深度浅的深度；栅绝缘层，形成在所述第一基区的沟道区域上和所述第一基区之间的漂移区上；栅极，形成在所述栅绝缘层上；发射极，与所述发射区电连接；以及集电极，与所述集电区电连接。所述第一基区可以具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基区可以具有低于所述第二基区的掺杂浓度的第二导电型的掺杂浓度。所述功率半导体器件可以为绝缘栅双极型晶体管IGBT。根据本专利技术的ー个方面，提供ー种制作功率半导体器件的方法。该方法包括形成第一导电型的漏区；在所述漏区上形成第一导电型的漂移区；在所述漂移区的上表面下方形成第二导电型的第一基体区；在所述漂移区的上表面下方且在所述第一基体区内形成第二导电型的第二基体区，所述第二基体区具有比所述第一基体区的深度浅的深度；形成从所述第一基体区的下端向下突出的第二导电型的第三基体区；在所述漂移区的上表面下方且在所述第一基体区内形成第一导电型的源区，所述源区具有比所述第二基体区的深度浅的深度；在所述第一基体区的沟道区域上和所述第一基体区之间的漂移区上形成栅绝缘层；在所述栅绝缘层上形成栅极；形成与所述源区电连接的源扱；以及形成与所述漏区电连接的漏扱。所述第一基体区可以具有低于所述第二基体区的掺杂浓度的第二导电型的掺杂浓度，且所述第三基体区可以具有低于所述第一基体区的掺杂浓度的第二导电型的掺杂浓度。可以在进行所述第三基体区的形成之后，进行所述第一基体区的形成，且可以在进行所述第一基体区的形成之后，进行所述第二基体区的形成。根据本专利技术的所述功率半导体器件和制作该功率半导体器件的方法中，通过减小边缘电场同时最小化结型场效应晶体管(JFET)电阻的増加，増大了击穿电压且减小了导通电阻。附图说明从以下结合附图进行的详细描述中将更加清楚地理解本专利技术的示例性实施方式，其中图I为根据本专利技术的实施方式的功率半导体器件(例如金属氧化物半导体场效应晶体管M0SFET)的横断面视图；图2为示出根据本专利技术的实施方式的图I的功率半导体器件的掺杂分布图的横断面视图； 图3为根据本专利技术的另ー实施方式的功率半导体器件的部分布局图；图4为示出根据本专利技术的另ー实施方式的功率半导体器件的框架区域和基体区的布局图；图5为根据本专利技术的另ー实施方式的功率半导体器件的布局图；图6为根据本专利技术的另ー实施方式的功率半导体器件(例如M0SFET)的横断面视图；图7为根据本专利技术的另ー实施方式的功率半导体器件(例如M0SFET)的横断面视图；图8为根据本专利技术的另ー实施方式的功率半导体器件(例如绝缘栅双极型晶体管IGBT)的横断面视图；图9示出根据本专利技术的实施方式的关于功率半导体器件的掺杂浓度的仿真结果；图10示出根据本专利技术的实施方式的功率半导体器件中所产生的场效应的仿真结果;图11为示出沿图10中的线A-A’的电场强度的曲线图；图12为示出根据本专利技术的实施方式的功率半导体器件的击穿电压和电阻率Rsp之间的关系的测试结果的曲线图；图13至16为根据说明制作根据本专利技术的实施方式的功率半导体器件的方法的横断面视图。具体实施例方式将參照附图对本专利技术进行更全面的描述，附图中示出本专利技术的示例性实施方式。然而，本专利技术可以以多种不同的形式体现，并且不应理解为局限于这里所提出的示例性实施方式。而是，提供这些实施方式从而使得公开全面且完整，并向本领域的技术人员充分表达本专利技术的范围。在图中，为了清晰，可以夸大层和区域的长度和尺寸。应当明白，当提到元件或层在另一元件或层“上”时，元件或层可以直接在另一元件或层之上，或者有介入元件或层。相反，当提到元件直接在另一元件或层之上时，不包括有介入的现有的层的元件。图中的同一參考标号始終指示同一元件。这里所用的术语“和/或”包括一个或多个相关的所列项目的任一和全部組合。应当明白，尽管这里可使用术语第一、第二、第三等描述各种元件，但这些元件不应被这些术语所限制。这些术语只是用于区分各元件。因此，第一元件可以被叫做第二元件且第二元件可以被叫做第一元件，只要不本文档来自技高网...

【技术保护点】
一种功率半导体器件，包括：第一导电型的漏区；第一导电型的漂移区，所述漂移区形成在所述漏区上；第二导电型的第一基体区，所述第一基体区形成在所述漂移区的上表面下方；第二导电型的第二基体区，所述第二基体区形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第一基体区的深度浅的深度；第二导电型的第三基体区，所述第三基体区通过从所述第一基体区的下端向下突出形成；第一导电型的源区，所述源区形成在所述漂移区的上表面下方且在所述第一基体区内，且形成为具有比所述第二基体区的深度浅的深度；栅绝缘层，所述栅绝缘层形成在所述第一基体区的沟道区域上和在所述第一基体区之间的漂移区上；栅极，所述栅极形成在所述栅绝缘层上；源极，所述源极与所述源区电连接；以及漏极，所述漏极与所述漏区电连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金镇明，吴世雄，李在吉，崔嵘澈，张浩铁，
申请(专利权)人：快捷韩国半导体有限公司，
类型：发明
国别省市：