一种双栅功率MOSFET器件制造技术

一种双栅功率MOSFET器件，属于半导体功率器件技术领域。本发明专利技术在普通双栅LDMOS器件的基础上，通过将与漏极金属相连的漏极接触区向有源层下方延伸，形成纵向漏极接触区（12a），并在有源层和衬底之间引入一层与纵向漏极接触区（12a）下端相连的重掺杂埋层—即横向漏极接触区（12b），缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。

【技术实现步骤摘要】

本专利技术属于半导体功率器件
，涉及具有双栅结构的低功耗MOS控制半导体功率器件。
技术介绍
功率MOSFET (metal oxide semiconductor Field-Effect Transistor)是多子导电型器件，具有输入阻抗高、易驱动、速度快、频率高、导通电阻具有正温度系数、安全エ、作区宽以及可并联使用等诸多优点。这些优点使其在エ业控制、航天、通信、汽车、计算机及便携式电器、家电、办公用品等领域得到了广泛应用，尤其是在开关电源方面的应用取得了迅速发展，大大提高了电子系统的效率。槽栅结构的器件有如下优点首先，可以增加封装密度，从而提高沟道密度和电流密度；其次，槽栅结构器件的沟道长度不受光刻エ艺的限制，沟道可以做得较短，从而降低导通电阻(以上两点均会增加槽栅结构器件的电流承受能力)；第三，槽栅MOSFET能够避免JFET(Juncti-on Field-Effect-Transistor,结型场效应晶体管)效应和二次击穿效文献(, IEEE Electron Dev.Lett. , 2010,31 (5), pp.464-466)指出，对于功率 LDMOS (Lateral Double-diffused Metal-Oxide-SemiconductorField-Effect-Transistor,横向双扩散金属-氧化物-半导体场效应晶体管)来说，由于槽栅的引入，使得漂移区的电流不再集中于表面，电流流通面积比较大，从而降低了导通电阻。文献(TrenchGate Integration into Planar Technology for ReducedOn-resistance in LDMOS Devices，ISPSD，2010)针对 LDMOS 功率器件提出了ー种双栅结构的思想，在很大程度上降低了沟道电阻。但是经过槽栅通道的电流要经过一段很长的漂移区，而且这个漂移区的浓度较低，这限制了导通电阻的进ー步降低。
技术实现思路
为了进一歩降低双栅结构的LDMOS器件的导通电阻和功耗，本专利技术提供一种双栅功率MOSFET器件，该器件结构采用半导体埋层缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。本专利技术技术方案如下一种双栅功率MOSFET器件，如图2 图7所示，包括第一导电类型半导体衬底I、第二导电类型半导体有源层3、平面栅结构7、沟槽栅结构8、源极结构和漏极结构，其中第ニ导电类型半导体有源层3的顶部具有第一导电类型半导体体区9。所述源极结构包括源极金属、第二导电类型的重掺杂半导体源极接触区11和第一导电类型的重掺杂半导体体接触区10，其中第二导电类型的重掺杂半导体源极接触区11包括第二导电类型的第一重掺杂半导体源极接触区Ila和第二导电类型的第二重掺杂半导体源极接触区11b，第二导电类型的第一重掺杂半导体源极接触区Ila和第二导电类型的第二重掺杂半导体源极接触区IIb分别位于第一导电类型的重掺杂半导体体接触区10的左右两侧；第二导电类型的第一重掺杂半导体源极接触区11a、第一导电类型的重掺杂半导体体接触区10和第二导电类型的第二重掺杂半导体源极接触区Ilb三者并排位于第一导电类型半导体体区9中并与源极金属下表面相连。所述平面栅结构7和沟槽栅结构8位于所述源极结构的两侧，其中平面栅结构7位于所述源极结构和漏极结构之间。所述平面栅结构7位于第一导电类型半导体体区9上方，由平面栅介质及其上面的导电材料构成。所述沟槽栅结构8与第二导电类型的第一重掺杂半导体源极接触区Ila和第一导电类型半导体体接触区10接触并纵向伸入第二导电类型半导体有源层3中，由沟槽栅介质4和沟槽栅介质4所包围的导电材料13构成。所述沟槽栅结构和平面栅结构采用金属导线实现等电位连接。所述漏极结构包括漏极金属和第二导电类型的重掺杂半导体漏极接触区12，所述第二导电类型的重掺杂半导体漏极接触区12由彼此相连的纵向第二导电类型的重掺杂半导体漏极接触区12a和横向第二导电类型的重掺杂半导体漏极接触区12b构成；所述纵向第二导电类型的重掺杂半导 体漏极接触区12a位于第二导电类型半导体有源层3中，其顶端与漏极金属相连、其底端与横向第二导电类型的重掺杂半导体漏极接触区12b相连；所述横向第二导电类型的重掺杂半导体漏极接触区12b位于第一导电类型半导体衬底I和第二导电类型半导体有源层3之间，形成第二导电类型的重掺杂半导体埋层。上述技术方案中所述沟槽栅结构的沟槽栅介质4的厚度在纵向方向上可以是上下厚度一致(如图2所示)或上薄下厚(如图3所示),材料可以是SW2' Si3N4^ A1203、AlN或HfO2 ;所述第二导电类型半导体有源层3的材料包括5し51(、5166、6&48或6&1本专利技术提供的双栅功率MOSFET器件，在版图设计时，可以是漏极结构位于器件中心，而沟槽栅结构位于器件外围(如图5所示);所述纵向第二导电类型的重掺杂半导体漏极接触区12a的俯视图形可以为圆形、正多边形或条形；与之对应的所述第一导电类型半导体体区9、第二导电类型的重掺杂半导体源极接触区11、第一导电类型的重掺杂半导体体接触区10和所述沟槽栅结构的俯视图形则为圆形环带或条形。对于俯视图形为圆形的漏极结构，且与之对应的所述第一导电类型半导体体区9、第二导电类型的重掺杂半导体源极接触区11、第一导电类型的重掺杂半导体体接触区10和所述沟槽栅结构的俯视图形为圆形环带的器件结构，具有最佳的对称型，且减弱了曲率效应，因而耐压最高，且节省芯片面积。本专利技术提供的双栅功率MOSFET器件，在版图设计时，也可以是沟槽栅结构位于器件中心，而漏极结构位于器件外围(如图7所示)。所述沟槽栅结构俯视图形可以为圆形、正多边形或条形；与之对应的所述第一导电类型半导体体区9、第二导电类型的重掺杂半导体源极接触区11、第一导电类型的重掺杂半导体体接触区10和纵向第二导电类型的重掺杂半导体漏极接触区12a的俯视图形则为圆形环带或条形。对于俯视图形为圆形沟槽栅结构，且与之对应的所述第一导电类型半导体体区9、第二导电类型的重掺杂半导体源极接触区11、第一导电类型的重掺杂半导体体接触区10和纵向第二导电类型的重掺杂半导体漏极接触区12a的俯视图形为圆形环带的器件结构，具有最佳的对称型，且减弱了曲率效应，因而耐压最高，且节省芯片面积。本专利技术的有益效果是本专利技术提供的双栅功率MOSFET器件在导通状态下，由于本专利技术结构采用了第二导电类型的埋层结构ー即横向第二导电类型的重掺杂半导体漏极接触区12b，缩短了电流导通路径，同时采用双栅结构形成双电流通道，提高电流流通面积，大大降低导通电阻和功耗；对于相同的器件横向尺寸，器件耐压仅略微下降。附图说明图I是常规LDMOS器件剖面结构示意图。图2是本专利技术提供的双栅功率MOSFET器件(N沟道)的剖面结构示意图(槽栅介质上薄下厚)。图3是本专利技术提供的双栅功率MOSFET器件(N沟道)的剖面结构示意图(槽栅介质厚度均匀)。图4是本专利技术提供的双栅功率MOSFET器件(P沟道)的剖面结构示意图(槽栅介质·厚度均匀)。图5是漏极结构位于器件中心的具有旋转轴对称结构本文档来自技高网...

【技术保护点】
一种双栅功率MOSFET器件，包括第一导电类型半导体衬底（1）、第二导电类型半导体有源层（3）、平面栅结构（7）、沟槽栅结构（8）、源极结构和漏极结构，其中第二导电类型半导体有源层（3）的顶部具有第一导电类型半导体体区（9）；所述源极结构包括源极金属、第二导电类型的重掺杂半导体源极接触区（11）和第一导电类型的重掺杂半导体体接触区（10），其中第二导电类型的重掺杂半导体源极接触区（11）包括第二导电类型的第一重掺杂半导体源极接触区（11a）和第二导电类型的第二重掺杂半导体源极接触区（11b），第二导电类型的第一重掺杂半导体源极接触区（11a）和第二导电类型的第二重掺杂半导体源极接触区（11b）分别位于第一导电类型的重掺杂半导体体接触区（10）的左右两侧；第二导电类型的第一重掺杂半导体源极接触区（11a）、第一导电类型的重掺杂半导体体接触区（10）和第二导电类型的第二重掺杂半导体源极接触区（11b）三者并排位于第一导电类型半导体体区（9）中并与源极金属下表面相连；所述平面栅结构（7）和沟槽栅结构（8）位于所述源极结构的两侧，其中平面栅结构（7）位于所述源极结构和漏极结构之间；所述平面栅结构（7）位于第一导电类型半导体体区（9）上方，由平面栅介质及其上面的导电材料构成；所述沟槽栅结构（8）与第二导电类型的第一重掺杂半导体源极接触区（11a）和第一导电类型半导体体接触区（10）接触并纵向伸入第二导电类型半导体有源层（3）中，由沟槽栅介质（4）和沟槽栅介质（4）所包围的导电材料（13）构成；所述沟槽栅结构和平面栅结构采用金属导线实现等电位连接；所述漏极结构包括漏极金属和第二导电类型的重掺杂半导体漏极接触区（12），所述第二导电类型的重掺杂半导体漏极接触区（12）由彼此相连的纵向第二导电类型的重掺杂半导体漏极接触区（12a）和横向第二导电类型的重掺杂半导体漏极接触区（12b）构成；所述纵向第二导电类型的重掺杂半导体漏极接触区（12a）位于第二导电类型半导体有源层（3）中，其顶端与漏极金属相连、其底端与横向第二导电类型的重掺杂半导体漏极接触区（12b）相连；所述横向第二导电类型的重掺杂半导体漏极接触区（12b）位于第一导电类型半导体衬底（1）和第二导电类型半导体有源层（3）之间，形成第二导电类型的重掺杂半导体埋层。...

【技术特征摘要】

【专利技术属性】
技术研发人员：罗小蓉，周坤，姚国亮，蒋永恒，王沛，王琦，罗尹春，蔡金勇，范叶，范远航，王骁玮，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：