半导体结构的制作方法技术

本发明专利技术实施例提供半导体结构的制作方法，所述方法包括：提供键合为一体的半导体衬底和基板，所述半导体衬底和基板之间具有后段互连层，所述后段互连层内形成有焊垫；在所述半导体衬底或所述半导体衬底与所述后段互连层内形成环形通孔，所述环形通孔露出部分焊垫；在所述环形通孔内形成介质层，所述介质层至少填充满所述环形通孔；进行湿法刻蚀工艺，去除所述环形通孔包围的半导体衬底，形成露出所述焊垫的沟槽；在所述沟槽内形成互连层，所述互连层与所述焊垫电连接；在所述互连层上方形成与互连层电连接的导电凸块。本发明专利技术减小了对焊垫的损伤，提高了封装的可靠性；同时，简化了的工艺步骤，提高了生产效率，节约了生产成本。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种。
技术介绍
随着半导体芯片的特征尺寸逐渐缩小，为了在有效的芯片面积内增加更多的功能，3D封装应运而生。所述3D封装采用焊球凸点将PCB基板与半导体衬底焊接，从而无需键合引线，使得封装后的芯片的体积更小，可以支持更高的数据传输速率。现有的3D封装技术需要首先提供符合エ艺需要的半导体结构，然后将所述半导体结构进行塑料封装或陶瓷封装。请结合图I 图4所示现有的的剖面结构示意图。首先，如图I所示，提供半导体衬底10。所述半导体衬底10 —侧的表面形成有半导体后段互连层11，所述半导体后段互连层11内形成有焊垫12 (PAD)。所述半导体衬底10内还形成有 半导体器件，所述半导体器件与所述焊垫12电连接。然后，继续參考图1，将所述半导体衬底10的半导体后段互连层11与基板13键合，使得所述半导体衬底10和基板13形成一体的初始半导体结构，之后，对所述半导体衬底10的远离所述基板13的ー侧进行减薄エ艺，使得减薄后的半导体衬底10的厚度满足エ艺要求。然后，请參考图2，从所述半导体衬底10的远离所述基板13的一侧进行等离子体刻蚀エ艺，在所述半导体衬底10的远离所述基板13的ー侧形成沟槽，所述沟槽露出所述焊垫12。接着，请參考图3，在所述沟槽的侧壁和半导体衬底10表面形成介质层16，然后在所述沟槽内形成互连层14，所述互连层14将所述沟槽填满，且所述互连层14覆盖所述介质层16的表面。接着，请參考图4，在所述互连层14上形成金属凸块(bump) 15，所述金属凸块15与所述互连层14电连接。通常，在所述金属凸块15形成后，需要对所述进行封装エ艺。根据产品设计，所述封装エ艺可以是塑料封装或陶瓷封装。在公开号为CN101404279A的中国专利申请中还可以发现更多关于现有的3D封装的信息。然而，现有技术形成的半导体结构的可靠性不高，这使得3D封装的可靠性不高。
技术实现思路
本专利技术实施例解决的问题是提供了一种，所述方法制作的互连层的均匀度好，且减小了对焊垫的损伤，提高了形成的半导体结构的可靠性，提高了 3D封装的可靠性，同时，简化了的エ艺步骤，提高了生产效率，节约了生产成本。为解决上述问题，本专利技术实施例提供一种半导体结构的方法，包括提供键合为一体的半导体衬底和基板，所述半导体衬底和基板之间形成有后段互连层，所述后段互连层内形成有焊垫；在所述半导体衬底或所述半导体衬底与所述后段互连层内形成环形通孔，所述环形通孔露出部分焊垫；在所述环形通孔内形成介质层，所述介质层至少填充满所述环形通孔；以所述介质层为掩膜，进行湿法刻蚀エ艺，去除所述环形通孔包围的半导体衬底，形成露出所述焊垫的沟槽；在所述沟槽内形成互连层，所述互连层与所述焊垫电连接；在所述互连层上方形成导电凸块，所述导电凸块与所述互连层电连接。可选地，所述湿法刻蚀エ艺对所述半导体衬底和介质层的刻蚀选择比大于 100 1，所述湿法刻蚀エ艺利用酸性刻蚀溶液进行。可选地，所述酸性刻蚀溶液为含有氢氟酸和硝酸的混合溶液。可选地，所述介质层的材质为电学绝缘材质，所述电学绝缘材质为氧化硅或掺杂的氧化硅。可选地，所述介质层的厚度范围为O. 5微米 5微米。可选地，所述环形通孔的宽度范围为O. I 50微米。可选地，在所述环形通孔形成前，还包括对所述半导体衬底远离所述基板的ー侧的表面进行减薄的エ艺，减薄后的半导体衬底的厚度范围为2 300微米。可选地，所述焊垫位于所述后段互连层的靠近所述半导体衬底的表面，所述环形通孔为通过对所述半导体衬底进行刻蚀形成。可选地，所述焊垫位于所述后段互连层的靠近所述基板的表面，所述环形通孔为通过对所述半导体衬底和后段互连层进行刻蚀形成。可选地，所述介质层还形成在所述半导体衬底的表面，形成所述互连层包括对位于所述沟槽ー侧的介质层进行刻蚀，在所述介质层内形成互连层开ロ，所述互连层开ロ与所述沟槽相连通；在所述互连层开口和沟槽内填充金属，在所述互连层开口和沟槽内形成互连层，所述互连层与所述位于沟槽另一侧的介质层齐平。与现有技术相比，本专利技术具有以下优点本专利技术实施例首先在所述半导体衬底或半导体衬底与所述后段互连层内形成环形通孔，所述环形通孔露出部分焊垫；接着，在所述环形通孔内形成介质层，所述介质层至少填充满所述环形通孔；然后，本专利技术实施例以所述介质层为掩膜，进行湿法刻蚀エ艺，去除所述环形通孔包围的半导体衬底，形成露出所述焊垫的沟槽；相对于现有技术利用等离子体刻蚀エ艺刻蚀所述半导体衬底，在所述半导体衬底内形成沟槽，本专利技术的湿法刻蚀エ艺对焊垫的损伤小，并且本专利技术实施例提高了形成的沟槽的均匀度，改善了エ艺的稳定性，本专利技术实施例形成的互连层的均匀度较好，本专利技术实施例对焊垫的损伤较小，从而本专利技术实施例提高了形成的半导体结构的可靠性，提高了 3D封装的可靠性，同时，简化了的エ艺步骤，提高了生产效率，节约了生产成本。附图说明图I 图4是现有技术的的剖面结构示意图；图5是本专利技术实施例的半导体结构制作方法流程示意图；图6 图13是本专利技术一个实施例的半导体结构制作方法的剖面结构示意图；图14是图8的俯视结构示意图；图15是图10的俯视结构示意图；图16是图11的俯视结构示意图；图17是图12的俯视结构示意图；图18是图13的俯视结构示意图。具体实施例方式现有的半导体结构的可靠性不高，这影响了封装后的芯片的可靠性。经过专利技术人研究发现，由于焊垫受到了损伤，这会影响半导体结构的可靠性。具体地，请结合图2，在刻蚀半导体衬底10形成沟槽时，现有技术利用等离子体刻蚀エ艺进行。由于等离子体刻蚀エ艺的刻蚀速率不够均匀，同时需要刻蚀形成的沟槽的深度较大，这使得所述等离子体刻蚀エ艺的时间也会较长，从而很难控制半导体衬底各区域沟槽的形貌和エ艺的均匀度，从而可能导致焊垫12受到损伤，如图2所示；或者部分焊垫上的半导体衬底未被完全去除。并且所述等离子体刻蚀エ艺是在高強度的电场的条件下进行，所述高强度的电场会损伤半导体器件。进ー步地，专利技术人发现，通过调整现有的等离子体刻蚀エ艺的參数无法有效改善形成的沟槽的形貌和エ艺的均匀度。为了解决上述问题，专利技术人提出一种，请结合图5，图5为本专利技术实施例的本专利技术的，所述方法包括步骤SI，提供键合为一体的半导体衬底和基板，所述半导体衬底和基板之间形成有后段互连层，所述后段互连层内形成有焊垫；步骤S2，在所述半导体衬底或所述半导体衬底与所述后段互连层内形成环形通孔，所述环形通孔露出部分焊垫；步骤S3，在所述环形通孔内形成介质层，所述介质层至少填充满所述环形通孔；步骤S4，以所述介质层为掩膜，进行湿法刻蚀エ艺，去除所述环形通孔包围的半导体衬底，形成露出所述焊垫的沟槽；步骤S5，在所述沟槽内形成互连层，所述互连层与所述焊垫电连接；步骤S6，在所述互连层上方形成导电凸块，所述导电凸块与所述互连层电连接。下面结合具体的实施例对本专利技术的技术方案进行详细的说明。为了更好地说明本专利技术的技术方案，请结合图6 图13是本专利技术一个实施例的半导体结构制作方法剖面结构示意图。首先，请參考图6，提供s键合为一体的半导体衬底100和基板103，所述半导体衬底100和基板103之间形成有后段互连层101，所述后段互连层101内形成有焊垫102。作为ー个实施例，所述焊垫10本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括 提供键合为一体的半导体衬底和基板，所述半导体衬底和基板之间形成有后段互连层，所述后段互连层内形成有焊垫； 在所述半导体衬底或所述半导体衬底与所述后段互连层内形成环形通孔，所述环形通孔露出部分焊垫； 在所述环形通孔内形成介质层，所述介质层至少填充满所述环形通孔； 以所述介质层为掩膜，进行湿法刻蚀工艺，去除所述环形通孔包围的半导体衬底，形成露出所述焊垫的沟槽； 在所述沟槽内形成互连层，所述互连层与所述焊垫电连接； 在所述互连层上方形成导电凸块，所述导电凸块与所述互连层电连接。2.如权利要求I所述的半导体结构的制作方法，其特征在于，所述湿法刻蚀工艺对所述半导体衬底和介质层的刻蚀选择比大于100 1，所述湿法刻蚀工艺利用酸性刻蚀溶液进行。3.如权利要求2所述的半导体结构的制作方法，其特征在于，所述酸性刻蚀溶液为含有氢氟酸和硝酸的混合溶液。4.如权利要求I所述的半导体结构的制作方法，其特征在于，所述介质层的材质为电学绝缘材质，所述电学绝缘材质为氧化硅或掺杂的氧化硅。5.如权利要求4所述的半导体结构的制作方法，其特征在于，所...

【专利技术属性】
技术研发人员：奚民伟，朱虹，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：