本发明专利技术涉及集成电路制造领域，特别是涉及一种改善载流子迁移率的NMOS器件的制作方法及器件结构，包括：提供包含NMOS有源区和周边区域的衬底；在所述衬底的周边区域形成多个浅沟槽隔离结构；刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应力凹槽；以及在所述拉应力凹槽内填充拉应力材料。本发明专利技术制作方法不会对器件形状造成破坏而且避免了制作工艺对器件性能的干扰，并且制造工艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。
【技术实现步骤摘要】
本专利技术涉及集成电路制造领域，特别是涉及ー种改善载流子迁移率的NMOS器件的制作方法及器件结构。
技术介绍
随着半导体技术的发展，半导体相关制造エ艺不断创新以及集成电路芯片按照比例尺寸不断縮小的发展趋势，不可避免的使得晶体管和其他元件运转的恒定材料和物理效应受到影响。进入40nmエ艺之后，如何提高器件性能，在达到高开启电流的同时抑制关断漏电成为了器件设计的ー个核心问题。研究实施证明应カエ程在半导体エ艺和器件的性能方面所起的作用越来越明显， 应カ工程广泛适应于改进晶体管载流子迁移率的半导体器件上，从而改善半导体器件性倉^:。场效应晶体管中保持性能的重要因素是载流子迁移率，不同种类的应カ对器件中的载流子(即电子和空穴)迁移率有着不同的影响作用。载流子的迁移率所受到的应カ层影响在当前的半导体器件的应カ领域已经有所披露，即NMOS器件的沟道方向上施加拉应力，则会对NMOS器件中的电子迁移率有较大的提高，从而改善NMOS器件的性能。现有技术中已经提出了大量的结构和材料应用于半导体材料中包含拉应カ或压应力，例如在中国专利CN102110611A中，提供ー种直接在NMOS的源极区、漏极区上方的接触孔中形成具有拉应カ性质的材料，例如钨，从而对NMOS的沟道区施加拉应力，而后选择性的去除全部或部分栅极结构层，从而对NMOS器件沟道区施加拉应カ的制作方法，但该制作エ艺改变了原有器件形状与性质，对器件性能造成干扰，并且制造エ艺复杂，不能有效降低エ艺成本，而且不利于器件尺寸的持续缩小。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术提供一种新的半导体器件的制作方法，不会对器件形状造成破坏而且避免了制作エ艺对器件性能的干扰，并且制造エ艺要求低，也 有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。为实现上述目的及其他相关目的，提供一种提高载流子迁移率的NMOS器件的制作方法，包括以下步骤提供包含NMOS有源区和周边区域的衬底；在所述衬底的周边区域形成多个浅沟槽隔离(STI)结构；刻蚀相邻的浅沟槽隔离(STI)结构之间的衬底以形成拉应カ凹槽；以及在所述拉应力凹槽内填充拉应力材料。可选地，在所述衬底的周边区域形成多个浅沟槽隔离结构的步骤包括在所述衬底上形成氧化层；在所述氧化层上形成硬掩膜层；在所述硬掩膜层上形成图形化的光刻胶；以所述图形化的光刻胶为掩膜刻蚀所述硬掩膜层和氧化层形成图形化的硬掩膜层和图形化的氧化层；以所述图形化的硬掩膜层为掩膜，刻蚀所述衬底形成隔离沟槽；在所述隔离沟槽中以及图形化的硬掩膜层上形成填充材料；进行化学机械研磨エ艺去除图形化的硬掩膜层上的填充材料；以及进行刻蚀エ艺去除隔离沟槽上方的填充材料，以形成浅沟槽隔离结构。可选地，在所述拉应力凹槽内填充拉应力材料的步骤之后，还包括去除剰余的图形化的硬掩膜层与所述图形化的氧化层。可选地，在所述拉应力 凹槽内填充拉应力材料的步骤之后，还包括在所述NMOS有源区上形成栅极结构；在所述栅极结构侧壁形成栅极侧墙；以及进行离子注入エ艺形成P型阱区。 可选地，湿法刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应カ凹槽。可选地，通过外延生长的方式在所述拉应力凹槽内填充拉应力材料。可选地，所述拉应力材料为SiC。可选地，所述硬掩膜层为氮化硅层。本专利技术还包含一种采用上述方法制作的NMOS器件。如上所述，本专利技术通过在衬底的周边区域形成多个浅沟槽隔离(STI)结构，刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应カ凹槽，并在所述拉应力凹槽内填充拉应力材料，进而通过浅沟槽隔离结构施加于NMOS器件沟道区这ー拉应力，不会对器件形状造成破坏而且避免了制作エ艺对器件性能的干扰，并且制造エ艺要求低，也有利于器件尺寸的持续缩小，同时提高了载流子迁移率从而改善器件性能。附图说明图I至图9为本专利技术实施例所提供的NMOS器件制作方法的各步骤相应结构的剖面示意图；图10为本专利技术实施例所提供的NMOS器件制造方法的流程图元件标号说明衬底10氧化层11图形化的氧化层Ila硬掩膜层12图形化的硬掩膜层12a图形化的光刻胶13隔离沟槽14a浅沟槽隔离结构14填充材料15拉应カ凹槽16a拉应カ结构16栅极结构17栅极氧化层171多晶硅栅极172栅极侧墙173源、漏区18具体实施例方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为ー种随意的改变，且其组件布局型态也可能更为复杂。本专利技术提供一种通过拉应カ结构应力工程来改善对沟道区施加的应カ，从而提高 载流子迁移率的方法，结合图10，其为本专利技术实施例所提供的NMOS器件制造方法的流程图，该方法包括以下步骤步骤SI，提供包含NMOS有源区和周边区域的衬底；步骤S2，在所述衬底的周边区域形成多个浅沟槽隔离结构；步骤S3，刻蚀相邻的浅沟槽隔离结构之间的衬底以形成拉应カ凹槽；以及步骤S4，在所述拉应力凹槽内填充拉应力材料。下面将结合剖面示意图对本专利技术的该提高载流子迁移率的方法及其器件结构进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。首先，执行步骤SI，提供包含NMOS有源区和周边区域的衬底10，所述衬底10包括但不限于硅、锗、硅-锗合金衬底等，本实施例中优选硅衬底。接着，执行步骤S2，在所述衬底10的周边区域形成多个浅沟槽隔离(STI)结构，如图I至图5所示,具体采用如下步骤如图I所示，在所述衬底10上形成氧化层11，本实施例中采用热氧化工艺形成氧化层11，所述氧化层11材料为ニ氧化硅，其结构致密，可以在形成硬掩膜层12时保护下层衬底10 ;然后，在所述氧化层11上形成硬掩膜层12，在本实施例中硬掩膜层12优选地使用氮化硅材料。所述硬掩膜层12可以利用本领域公知的エ艺来形成，例如采用但不限于化学气相沉积(CVD)エ艺；之后，在所述硬掩膜层12上形成图形化的光刻胶13 ；如图2所示，以所述图形化的光刻胶13为掩膜刻蚀所述硬掩膜层12和氧化层11形成图形化的硬掩膜层12a和图形化的氧化层11a，然后去除硬掩膜层12上的图形化的光刻胶13，接着以所述图形化的硬掩膜层12a为掩膜，干法刻蚀所述衬底10形成隔离沟槽14a ；如图3所示，在所述隔离沟槽14a中以及图形化的硬掩膜层12a上形成填充材料15，所述填充材料一般使用ニ氧化硅；如图4所示，化学机械研磨(CMP)去除图形化的硬掩膜层12a上的填充材料15，使得剰余的填充材料的表面与图形化的硬掩膜层12a的表面齐平；如图5所示，湿法刻蚀去除所述隔离沟槽14a上方的填充材料，从而形成浅沟槽隔离(STI)结构14。接着，执行步骤S3，刻蚀相邻的浅沟槽隔离(STI)结构14之间的衬底以形成拉应カ凹槽16a,如图6至图7所示,具体采用如下步骤如图6所示，去除相本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：刘格致，黄晓橹，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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