本发明专利技术涉及半导体制造领域，尤其涉及一种改善NMOS器件载流子迁移率的方法。本发明专利技术公开了一种改善NMOS器件载流子迁移率的方法，通过在栅氧制备过程中，根据最后所需栅氧电性厚度目标，通过优化硅基氧化物的氧化时间来控制氧化层厚度，再通过调节去耦等离子氮化工艺的时间或功率，以及精确优化快速氮化退火工艺的时间，使得在基底氧化物层与硅衬底接触面上具有少量的氮，以提高其电子的迁移率，从而改善NMOS晶体管的性能。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，尤其涉及一种改善NMOS器件载流子迁移率的方法。
技术介绍
在半导体制造领域，提高金属氧化物半导体场效应晶体管(Metal-Oxide -Semiconductor Field Effect Transistor，简称 MOSFET)载流子迁移率一直是热门主题； 现今，业界通常在制程中通过引入应力工程或采用不同半导体材料沟道等方法来改善N沟道场效应晶体管(Negative Channel Metal-Oxide -Semiconductor，简称 NM0S)载流子 (电子)的迁移率，但这些方法大大提高了制程的复杂程度。
技术实现思路
本专利技术公开了一种改善NMOS器件载流子迁移率的方法，其中，包括以下步骤 步骤Sl 在一硅衬底上生长基底氧化物层后，采用去耦等离子氮化工艺，氮化该基底氧化物层；步骤S2 采用快速氮化退火工艺修复去耦等离子氮化工艺时的等离子损伤及氮气泡沫调剖工艺，淀积多晶硅栅；其中，修复后的氧化物层中的氮部分位于其与硅衬底的接触面上。上述的改善NMOS器件载流子迁移率的方法，其中，采用快速加热氧化工艺或原位水气生成工艺，在硅衬底上生长基底氧化物层。上述的改善NMOS器件载流子迁移率的方法，其中，基底氧化物层的厚度为7-15A。上述的改善NMOS器件载流子迁移率的方法，其中，氮化基底氧化物层的氮的剂量为 2E15atom/cm2-8E15atom/cm20上述的改善NMOS器件载流子迁移率的方法，其中，去耦等离子氮化工艺采用软等离子进行氮化工艺。上述的改善NMOS器件载流子迁移率的方法，其中，快速氮化退火工艺的温度为1000-1100°c。上述的改善NMOS器件载流子迁移率的方法，其中，快速氮化退火工艺的退火时间为 30-100 秒。上述的改善NMOS器件载流子迁移率的方法，其中，基底氧化物层的材质为二氧化娃。综上所述，由于采用了上述技术方案，本专利技术提出一种改善NMOS器件载流子迁移率的方法，通过在栅氧制备过程中，根据最后所需栅氧电性厚度目标，通过优化硅基氧化物的氧化时间来控制氧化层厚度，再通过调节去耦等离子氮化(Decouple Plasma Nitridation，简称DPN)工艺的时间或功率，以及精确优化快速氮化退火(Post Nitridation Anneal，简称PNA)工艺的时间，使得在基底氧化物层与硅衬底接触面上具有少量的氮，以提高其电子的迁移率，从而改善NMOS晶体管的性能。附图说明图1-3是本专利技术改善NMOS器件载流子迁移率的方法的流程示意图； 图4是改善前基底氧化物物层中氮的分布示意图5是本专利技术改善NMOS器件载流子迁移率的方法改善后氮的分布示意图。具体实施例方式下面结合附图对本专利技术的具体实施方式作进一步的说明如图1-3所示，一种改善NMOS器件载流子迁移率的方法，首先，在硅衬底1上采用快速加热氧化(Rapid Thermal Oxidation)或原位水气生成(In Situ Steam Generation,简称ISSG)工艺，生长覆盖硅衬底1的基底氧化物层2，该基底氧化物层2的材质为二氧化硅 (SiO2);根据最后所需栅氧电性厚度目标，通过优化基底氧化物层2的氧化时间来控制基底氧化物层2的厚度；其中，基底氧化物层2的厚度在7-15A。其次，采用软等离子进行去耦等离子氮化(Decoupled Plasma Nitridation，简称 DPN)工艺3，利用剂量为2E15atom/cm2-8Elfetom/cm2的氮(nitrogen)将基底氧化物层2 氮化为氮硅氧化物(SiON)层4。之后，在温度为1000-1100°C的环境下，进行快速氮化退火(Post Nitridation Anneal，简称PNA)工艺5，其退火时间为30-100秒，以修复去耦等离子氮化工艺3时的等离子损伤(plasma damage)，并进行氮气泡沫调剖(Nitrogen profile control)工艺后，淀积多晶硅栅(Poly exposition) 7覆盖修复后的氮硅氧化物层6 ；其中，通过调节去耦等离子氮化工艺3的时间或功率，以及精确优化氮化退火工艺5的时间，使得在基底氧化物层2 与硅衬底1接触面上具有少量的氮。图4是改善前基底氧化物物层中氮的分布示意图；图5是本专利技术改善NMOS器件载流子迁移率的方法改善后氮的分布示意图。如图4-5所示，当进行DPN工艺后，氮硅氧化物层4中的氮(N)与硅衬底1之间有一定间隙；继续进行PNA工艺后，被修复的氮硅氧化物层 4中的氮(N)部分扩散至与硅衬底1的接触面上，由于二氧化硅与硅衬底1的接触面上的氮能有效的提高电子的迁移率，所以可以改善NMOS晶体管的性能。综上所述，由于采用了上述技术方案，本专利技术提出一种改善NMOS器件载流子迁移率的方法，通过优化二氧化硅(SiO2)与硅衬底(Si-substrate)的接触面可以有效的提高载流子迁移率，即通过在栅氧制备过程中，根据最后所需栅氧电性厚度目标，通过优化硅基氧化物的氧化时间来控制氧化层厚度，再通过调节去耦等离子氮化(Decouple Plasma Nitridation，简称DPN)工艺的时间或功率，以及精确优化快速氮化退火(Post Nitridation Anneal，简称PNA)工艺的时间，使得在基底氧化物层与硅衬底接触面上具有少量的氮，以提高其电子的迁移率，从而改善NMOS晶体管的性能。以上对本专利技术的具体实施例进行了详细描述，但其只是作为范例，本专利技术并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本专利技术进行的等同修改和替代也都在本专利技术的范畴之中。因此，在不脱离本专利技术的精神和范围下所作的均等变换和修改，都应涵盖在本专利技术的范围内。权利要求1.一种改善NMOS器件载流子迁移率的方法，其特征在于，包括以下步骤步骤Sl 在一硅衬底上生长基底氧化物层后，采用去耦等离子氮化工艺，氮化该基底氧化物层；步骤S2 采用快速氮化退火工艺修复去耦等离子氮化工艺时的等离子损伤及氮气泡沫调剖工艺，淀积多晶硅栅；其中，修复后的氧化物层中的氮部分位于其与硅衬底的接触面上。2.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，采用快速加热氧化工艺或原位水气生成工艺，在硅衬底上生长基底氧化物层。3.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，基底氧化物层的厚度为7-15A。4.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，氮化基底氧化物层的氮的剂量为2E15atom/cm2-8E15atom/cm2。5.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，去耦等离子氮化工艺采用软等离子进行氮化工艺。6.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，快速氮化退火工艺的温度为1000-1100°C。7.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，快速氮化退火工艺的退火时间为30-100秒。8.根据权利要求1所述的改善NMOS器件载流子迁移率的方法，其特征在于，基底氧化物层的材质为二氧化硅。全文摘要本专利技术涉及半导体制造领域，尤其涉及一种改善NMOS器件载流子本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：谢欣云，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。