本发明专利技术提供一种使用沟道进行元件分离且抑制了因相邻元件的动作带来的影响的化合物半导体装置及化合物半导体装置的制造方法。该化合物半导体装置具备：半导体衬底；具有载流子渡越层和载流子供给层且配置于半导体衬底上的氮化物半导体层；内部具有上端部位于载流子渡越层与载流子供给层的边界面的上方的空穴、并包围氮化物半导体层的周围而配置的元件分离绝缘膜。
【技术实现步骤摘要】
本专利技术涉及使用沟道进行元件分离的。
技术介绍
在包含耐高压功率元件的半导体集成电路(IC)的制造中，使用通过被埋入沟道的元件分离绝缘膜将元件分离的方法。在包含氮化物半导体层的、例如包含高电子迁移率晶体管(HEMT)元件等功率元件的化合物半导体装置中，为进行元件分离，也采用将氮化物半导体层分断形成沟道的方法(例如参照专利文献I。)。专利文献I :(日本)特开2002-222817号公报为使IC芯片所包含的化合物半导体装置正常动作，需要尽可能地排除受相邻元件的动作的影响。但是，在由被埋入沟道的元件分离绝缘膜进行元件分离的情况下，存在因相邻元件、特别是功率元件的发热或泄漏电流等而使化合物半导体装置的特性受到影响的问题。
技术实现思路
鉴于上述问题，本专利技术的目的在于，提供一种使用沟道进行元件分离且抑制了因相邻元件的动作带来的影响的。根据本专利技术的一方式，提供一种化合物半导体装置，其具备(a)半导体衬底；(b)氮化物半导体层，其具有载流子渡越层(々7走行層)和载流子供给层，且配置于半导体衬底上；(C)元件分离绝缘膜，其内部具有上端部位于载流子渡越层与载流子供给层的边界面的上方的空穴，并包围氮化物半导体层的周围而配置。根据本专利技术的其它方式，提供一种化合物半导体装置的制造方法，其包含如下的步骤(a)在半导体衬底上形成具有载流子渡越层和载流子供给层的氮化物半导体层；(b)沿厚度方向蚀刻除去氮化物半导体层的一部分，从而形成沟道；(c)以内部形成上端部位于载流子渡越层与载流子供给层的边界面的上方的空穴的方式，在沟道内形成元件分离绝缘膜。根据本专利技术，可以提供使用沟道进行元件且抑制了相邻元件的动作带来的影响的。附图说明图I是表示本专利技术实施方式的化合物半导体装置的构成的示意剖面图；图2是用于说明本专利技术实施方式的化合物半导体装置的制造方法的工序的剖面图(其I);图3是用于说明本专利技术实施方式的化合物半导体装置的制造方法的工序的剖面图(其2);图4是用于说明本专利技术实施方式的化合物半导体装置的制造方法的工序的剖面图(其3);图5是用于说明本专利技术实施方式的化合物半导体装置的制造方法的工序的剖面图(其4);图6是用于说明本专利技术实施方式的化合物半导体装置的制造方法的工序的剖面图(其5)，图6(a)表示在沟道形成分离绝缘膜的第一工序，图6(b)表示在沟道形成分离绝缘膜的第二工序；图7是用于说明本专利技术实施方式的化合物半导 体装置的制造方法的工序的剖面图(其6);图8是表示本专利技术实施方式的化合物半导体装置上形成的沟道的形状例的示意剖面图，图8(a)表示倒锥形状的沟道，图8(b)表示桶形状的沟道；图9是表示本专利技术其它实施方式的化合物半导体装置的构成的示意剖面图。符号说明I :化合物半导体装置10 :半导体衬底15:缓冲层20:氮化物半导体层21:载流子渡越层 22 :载流子供给层 23 :二维载流子气体层 30 :元件分离绝缘膜 31 TEOS膜32:氧化硅膜40:空穴50:元件活性区域61 :源电极62 :漏电极63 :栅电极70:层间绝缘膜80:多层配线90:保护膜100:沟道具体实施例方式其次，参照附图对本专利技术的实施方式进行说明。对于以下附图的记载，对相同或类似的部分标注相同或类似的符号。但是，附图为示意性附图，应留意厚度和平面尺寸的关系、各层的厚度的比率等与现实的情况不同。因此，具体的厚度或尺寸应参考以下的说明进行判断。另外，在附图彼此之间当然也包含各自的尺寸的关系或比例不同的部分。另外，以下所示的实施方式示例用于将本专利技术的技术思想具体化的装置或方法，本专利技术的技术思想对构成部件的材质、形状、构造、配置等在下面不做特定。本专利技术的实施方式在本专利技术请求的范围内可以增加各种变更。如图I所示，本专利技术实施方式的化合物半导体装置I具备半导体衬底10 ;具有载流子渡越层21和载流子供给层22且配置于半导体衬底10上的氮化物半导体层20 ;包围氮化物半导体层20的周围而配置的元件分离绝缘膜30。氮化物半导体层20由氮化物半导体构成，代表性的氮化物半导体由AlxInyGanyN (O彡x彡1，0彡y彡1，0彡x+y彡I)表示，为氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)等。元件分离绝缘膜30为在形成于氮化物半导体层20的沟道内部形成有例如氧化硅(SiO2)膜等绝缘膜的构造。如图I所示,在元件分离绝缘膜30的内部形成有空穴40。空穴40的上端部位于载流子渡越层21和载流子供给层22的边界面的上方。另外，元件分离绝缘膜30的上表面位于氮化物半导体层20的上表面的上方。此外，为实现包含含有功率元件的化合物半导体装置I的IC的集成化，在空穴40的上方形成有元件分离绝缘膜30。由此，可以在空穴40的上方配置配线等。由元件分离绝缘膜30包围周围，定义化合物半导体装置I的元件活性区域50。图I所示的化合物半导体装置I为在由带隙能量彼此不同的氮化物半导体构成的载流子渡越层21和载流子供给层22之间的边界面形成异质结合面的HEMT元件。在异质结合面附近的载流子渡越层21上形成作为电流通路(通道)的二维载流子气体层23。后面详述HEMT元件。为进行化合物半导体装置I的元件分离，需要将二维载流子气体层23分断。因此，元件分离绝缘膜30使用将含有二维载流子气体层23的氮化物半导体层20分断的沟道而形成。 通过在元件分离绝缘膜30的内部形成空穴40,能够抑制因相邻元件的动作带来的影响、例如因相邻元件的发热或泄漏电流等而使化合物半导体装置I的特性受到影响。就抑制相邻元件的发热带来的影响这一点而言，沟道被元件分离绝缘膜30完全埋没的情况和在元件分离绝缘膜30形成空穴40的情况的影响之差起因于元件分离绝缘膜30的导热率和空气的导热率之差的大小。硅(Si)的导热率为150左右，氧化硅(SiO2)膜的导热率在与C面平行的方向为14左右，在与C面垂直的方向为7. 2左右。另外，石英玻璃的导热率为I. 4左右。与之相对，空气的导热率为O. 026左右。即，空穴40的导热率相比空穴40周围的元件分离绝缘膜30的导热率非常小。因此，通过在元件分离绝缘膜30的内部形成空穴40，降低化合物半导体装置I因相邻元件的发热而受到的影响。特别是，空穴40的上端部在动作时位于成为发热中心的二维载流子气体层23的上方。因此，利用内部形成有空穴40的元件分离绝缘膜30能够有效地抑制从相邻元件向化合物半导体装置I的热传导。图I所示的例子中，通过利用并行配置的三个元件分离绝缘膜30将氮化物半导体层20分断，将化合物半导体装置I与相邻元件绝缘分离。但是，并行配置的元件分离绝缘膜30的个数不限于三个，或者也可以利用一个元件分离绝缘膜30将化合物半导体装置I分离。元件分离绝缘膜30的个数根据施加于分离的元件间的电压等设定。在对元件分离绝缘膜30施加高电压的情况、例如对元件间施加数百V 1000V左右的电压的情况下，元件分离绝缘膜30要求耐高压。该情况下，增大并行配置的元件分离绝缘膜30的个数。另一方面，在对相邻的元件间施加的电压小的情况下，元件分离绝缘膜30可以为一个。另外，施加于元件间的电压越小，则可以使元件分离绝缘膜30的宽度越小。由此，可以减小化合物半导体装置I的面积。下面，对图I所示的化合物半导体装置I本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：伊籐裕规，岩渕昭夫，施欣宏，
申请(专利权)人：联华电子股份有限公司，三垦电气株式会社，
类型：发明
国别省市：
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