本发明专利技术提供一种具有改进BE-SONOS结构的器件，包括具有源/漏区的硅衬底，所述硅衬底上设有多层结构栅极，栅极两侧设有侧墙，所述多层结构栅极从下往上分别是氧化硅层（O1）、氮化硅层（N1）、含氮氧化硅层（SiON）、陷阱氮化硅层（N2）、阻挡氧化层（O3）和控制栅，所述陷阱氮化硅层（N2）是具有高陷阱的电荷存储层。
【技术实现步骤摘要】
本专利技术涉及一种SONOS结构器件，尤其涉及一种BE-SONOS结构器件。
技术介绍
Hang-Ting Lue, Szu-Yu Wang, Erh-Kun Lai 等人发表的对于 SONOS 结构擦除速度改进方法的论文，“BE-S0N0S :A Bandgap Engineered SONOS with Excellent Performance and Reliability”和“A BE-SONOS (Bandgap Engineered S0N0S) NAND for Post-Floating Gate Era Flash Memory”,其中提出对底部氧化层进行能隙工程的方法, 得到一种U型的能带结构。虽然这种势鱼结构早已被Govoreanu等人在“VARIOT :A Novel Multilayer Tunnel Barrier Concept for Low - Voltage Nonvolatile Memory Devices ,” IEEE Electron Device Lett. , Vol. 24 , No. 2 , pp. 99 - 101 , Feb. 2003 中公开过，但是需要high-K介质材料。而Hang-Ting Lue利用氧化娃和氮化娃构建U型能带结构，用两层薄的氧化硅层夹一层薄的氮化硅的底部层取代传统的S0N0S结构中底部氧化硅隧穿层的结构。薄的01/N1/02作为一个几乎没有电荷陷阱的隧穿介质层，这是因为捕获电荷的平均自由程要大于这个0N0层的厚度，电子还没来得及受限，就已经穿过这个层。N2 是具有高陷阱的电荷存储层，这个层可以捕获电子，是存储电荷的氮化硅层。03是阻挡氧化层，它可以防止门极电荷的注入。薄的“01/N1/02”提供了一个“受调制的隧穿势垒”，这个势垒在低场下会抑制空穴的隧穿，在高场下由于能带的偏移会有高效的空穴隧穿到存储电荷的氮化硅层，使擦除的速度增加。由于擦除时需要使能带达到一定的偏移量，所以需要加大的擦除电压 (-15疒-18V)。这个大的擦除电压会在编译和擦除的循环中产生应力诱导的漏电流，同时大电压会对界面态和靠近衬底的氧化硅层中的电荷造成影响，从而影响器件的可靠性。
技术实现思路
本专利技术为了解决现有技术中存在的问题，利用具有较低势垒的含氮氧化硅层取代薄层0N0的上层氧化硅层(02)，使这个薄的0N0层能够在较小的偏压下就可以实现能带的偏移，从而改善了原有具有BE-S0N0S结构器件高的操作电压造成的影响。为了实现上述目的本专利技术提供一种具有改进BE-S0N0S结构的器件，包括具有源/ 漏区的硅衬底，所述硅衬底上设有多层结构栅极，栅极两侧设有侧墙，所述多层结构栅极从下往上分别是氧化硅层(01)、氮化硅层(NI)、含氮氧化硅层(SiON)、陷阱氮化硅层(N2)、阻挡氧化层(03)和控制栅，所述陷阱氮化硅层(N2)是具有高陷阱的电荷存储层。在上述提供的器件中，所述硅衬底为P型硅衬底。在上述提供的器件中，所述氧化硅层(01)的厚度为I. Γ1. 8nm。在上述提供的器件中，所述氮化硅层(NI)的厚度为2. (Γ2. 4nm。在上述提供的器件中，所述含氮氧化硅层(SiON)的厚度为2. 2 2. 6nm。在上述提供的器件中，所述陷阱氮化硅层(N2)的厚度为6. (Γ8. Onm。在上述提供的器件中，所述阻挡氧化层(03)的厚度为8. (Γ10. Onm。本专利技术另外一个目的在于提供形成上述具有改进BE-SONOS结构器件的方法，先在娃衬底上制备一层薄氧化娃层(01),然后在所述氧化娃层(01)上制备一层薄氮化娃层 (NI)，之后在所述薄氮化硅层(NI)上制备一层薄的含氮氧化硅层(SiON)，然后在所述含氮氧化硅层(SiON)上制备陷阱氮化硅层(N2)，在所述陷阱氮化硅层(N2)上制备一层阻挡氧化层(03)，然后在阻挡氧化层(03)上制备控制栅，最后除去硅衬底上多余部分，形成侧墙和硅衬底上源/漏区；所述陷阱氮化硅层(N2)是具有高陷阱的电荷存储层。在上述提供的方法中，所述含氮氧化硅层(SiON)在N2O气氛中采用快速热生长 SiO2方法来制备。在上述提供的方法中，制备的薄氧化硅层(01)、薄氮化硅层(NI)、含氮氧化硅层(SiON)、陷阱氮化硅层(N2)、阻挡氧化层(03)的厚度分另Ij为I. 4 1· 8nm、2. 0 2· 4nm、2.2 2. 6nm、6. O 8. 0nm、8. O 10. Onm。本专利技术通过将具有较低势垒的含氮氧化硅层(SiON)替代BE-S0N0S结构中薄01/ N1/02的0N0结构中第二层氧化硅层(02)，使擦除时施加较小的电压就可以实现能带的偏移，使空穴可以隧穿到存储氮化硅层。较小的擦除电压可以使在编译和擦除过程中各个层受到的电应力减小。而且含氮氧化硅层有比氧化硅更大的介电常数，这样在同等的有效电学厚度的情况下，有较大的物理厚度，这样的层对电荷的保存是有利的。在高场下由于薄氮化硅层(NI)和含氮氧化硅层的能带偏移，使这两层不影响空穴的隧穿，可以使空穴快速的隧穿过氧化层，从而减小了擦除的操作电压，在同样的电压下有更快的空穴隧穿速度。附图说明图I是本专利技术提供的具有改进BE-S0N0S结构器件的结构示意图。图2是本专利技术中具有改进BE-S0N0S结构器件的电荷保持态能带示意图。图3是本专利技术中具有改进BE-S0N0S结构器件的擦除态能带示意图。具体实施例方式本专利技术从能带工程理论角度考虑，利用能带工程调节的BE-S0N0S结构极大地改善了原有S0N0S结构的性能。通过用含氮的氧化硅SiON替代01/N1/02组成的薄并且无电子捕获能力的0N0层的氧化硅层02，由于电荷保持时借助于01/Nl/Si0N层的厚度来阻挡电荷的直接隧穿，故稍微降低的势垒对电荷保持能力没有太大的影响。而在擦除时由于含氮的氧化硅比氧化硅层对于空穴的势垒低，不需要加太大的电压就可以实现较大的能带偏移，使空穴可以实现隧穿过第一层氧化硅(01)而不被薄氮化硅层(NI)和含氮的氧化硅层影响。这种方法降低了擦除所需的电压，使循环中不会有太多的应力诱导的漏电流。以下通过实施例对本专利技术提供的具有改进BE-S0N0S结构器件进一步详细说明， 以便更好地理解本专利技术创造的内容，但实施例的内容并不限制本专利技术创造的保护范围。整个制备过程如下先在硅衬底I上制备一层薄氧化硅层31 (01)，然后在氧化硅层31 (01)上制备一层薄氮化硅层32 (NI)。之后在薄氮化硅层32 (NI)上制备一层薄的含氮氧化硅层33 (SiON)，然后在含氮氧化硅层33 (SiON)上制备具有存储电荷能力较厚的陷阱氮化硅层34 (N2)。在陷阱氮化硅层34 (N2)上制备一层阻挡氧化层35 (03)，然后在阻挡氧化层35 (03)上制备控制栅，最后除去硅衬底上多余部分，并进行后续形成侧墙和硅衬底上源/漏区21、22等工艺。经过以上过程，制备出底部氧化硅层和存储电荷氮化硅层都利用能带工程的改进 BE-SONOS结构如图I所示，图I中在硅衬底I上设有多层结构栅极，栅极两侧设有侧墙，多层结构栅极从下往上分别是氧化硅层31 (01)、氮化硅层32 (NI)、含氮氧化硅层33 (SiON)、 陷阱氮化本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：田志，谢欣云，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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