制作具有超接口的功率半导体组件的方法技术

本发明专利技术公开了制作具有超接口的功率半导体组件的方法包含有：提供具有一第一导电类型的一基底；于基底上形成至少一栅极结构与设于栅极结构上的至少一掩膜层；于栅极结构与掩膜层的侧壁上形成一间隙壁，且暴露出部分基底；移除部分暴露出的基底，以形成至少一沟槽；于沟槽中填入一掺质来源层，其中掺质来源层包含有具有一第二导电类型的多个掺质；以及，进行一热驱入工艺，将掺质扩散至基底中，以形成具有第二导电类型的一基体掺杂区。借此，可不受沟槽的侧壁平整度的影响形成平整的超接口，且有效提升功率半导体组件的耐压能力。

【技术实现步骤摘要】

本专利技术涉及一种制作功率半导体组件的方法，具体涉及一种。
技术介绍
在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少功率晶体管组件所消耗的功率。于导通电阻RDS(on)中，用于耐压的外延层所造成的电阻值所占的比例为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。因此发展出一种具有超接口(super junction)的功率晶体管组件，以兼具高耐压能力以及低导通电阻。请参考图1至图6，图1至图6绘示了制作公知具有超接口的功率晶体管组件的方法示意图。如图1所示，首先，于一 N型基材10上沉积一 N型外延层12，且然后利用一第一掩膜于N型外延层12上蚀刻出多个沟槽14。如图2所示，接着于各沟槽14内沉积一 P型外延层16，使P型外延层16的上表面与N型外延层12的上表面切齐。如图3所示，随后于 N型外延层12与P型外延层16上覆盖一绝缘层18。之后，利用一第二掩膜于绝缘层18上形成多个栅极电极20，且栅极电极20设于N型外延层12上。如图4所示，以栅极电极20 作为掩膜对P型外延层16与N型外延层12进行一 P型离子注入工艺，以于N型外延层12 与P型外延层16中形成P型基体掺杂区22，并进行一热驱入工艺，以将P型基体掺杂区22 延伸至与栅极电极20重叠。然后，利用一第三掩膜进行一 N型离子注入工艺，以于邻近各栅极电极20的各P型基体掺杂区22中形成两个N型源极掺杂区M。如图5所示，接下来于栅极电极20与绝缘层18上依序覆盖一介电层沈与一硼磷硅玻璃层观。然后，利用一第四掩膜，对位于各P型基体掺杂区22上的介电层沈、硼磷硅玻璃层观与绝缘层18进行一光刻与蚀刻工艺，以于各P型基体掺杂区22上分别形成一接触洞30，并暴露出P型基体掺杂区22。如图6所示，接着，进行一 P型离子注入工艺，于各P型基体掺杂区22中形成一 P 型接触掺杂区32，并进行一热驱入工艺，使P型接触掺杂区32与各N型源极掺杂区M相接触。最后，于各接触洞30中填入接触插塞34，且于硼磷硅玻璃层观与接触插塞34上形成一源极金属层36，并于N型基材10下形成一漏极金属层38。由此可知，公知具有超接口的功率晶体管组件的制作方法通过于N型外延层12上蚀刻出具有一定深度的沟槽14，然后再于沟槽14内填入P型外延层16，使各N型外延层12与各P型外延层16构成一垂直PN接面，亦称为超接口，且各PN接面沿着水平方向依序交替设置。由于功率晶体管组件的尺寸逐渐缩小化，使P型外延层的宽度亦随着降低，因此沟槽的深宽比亦需越大。然而，利用目前已知的蚀刻工艺所制作出的沟槽的深宽比有一定的限制，并且即使沟槽的深宽比符合实际要求，所制作出的沟槽的侧壁亦无法为平整表面。 再者，当沟槽的深宽比增加时，P型外延层亦不易完整填充于沟槽内，而容易于其中产生空隙，使超接口有缺陷。此外，由于沟槽的侧壁为不平整表面，因此P型外延层与N型外延层接触的接口亦无法为平整表面。借此，P型外延层与N型外延层之间的耗尽区亦不平整，进而降低超接口的耐压能力。另外，由于离子注入工艺将掺质注入外延层的深度有限，因此另有利用多次进行N 型磊晶工艺与P型离子注入工艺的方式，依序于N型基材上堆栈多层具有P型掺杂区的N 型外延层，使堆栈的P型掺杂区形成一 P型柱状掺杂区，以与相邻的堆栈N型外延层构成超接口。然而，由此方法所制作出的超接口亦无法具有平整表面，并且须多次进行磊晶工艺与离子注入工艺，使制作功率晶体管组件的步骤增加，进而提升工艺的复杂度与制作成本。有鉴于此，提供一种具有超接口的功率半导体组件的制作方法，以简化工艺的复杂度并形成具有平整接口的超接口，实为业界努力的目标。
技术实现思路
本专利技术的主要目的在于提供一种，以简化工艺的复杂度并形成具有平滑PN接面与完整晶体结构的超接口。为达上述的目的，本专利技术提供一种。首先，提供一基底，且基底具有一第一导电类型。然后，于基底上形成至少一栅极结构与至少一掩膜层，且掩膜层设于栅极结构上。接着，于栅极结构与掩膜层的至少一侧壁上形成一间隙壁，且暴露出部分基底。随后，移除部分暴露出的基底，以形成至少一沟槽。接着，于沟槽中填入一掺质来源层，其中掺质来源层包含有多个掺质，且掺质具有一第二导电类型。然后，进行一热驱入工艺，将掺质扩散至基底中，以形成具有第二导电类型的一基体掺杂区， 且基体掺杂区与基底之间构成一超接口。本专利技术通过先形成栅极结构与用于保护栅极结构的掩膜层，来进行自对准工艺， 以于栅极结构与掩膜层的侧壁上形成间隙壁，且同时可定义出第二沟槽的宽度与位置。并且，本专利技术进一步利用热驱入工艺，将填入第二沟槽的掺质来源层中的掺质扩散至基底中， 进一步可不受第二沟槽的侧壁平整度的影响形成平整的超接口，以有效提升功率半导体组件的耐压能力。附图说明图1至图6绘示了公知制作具有超接口的功率晶体管组件的方法示意图。图7至图15绘示了本专利技术优选实施例的示意图。其中，附图标记说明如下10 N型基材12 N型外延层14 沟槽16 P型外延层18 绝缘层20 栅极电极22 P型基体掺杂区 M N型源极掺杂区26 介电层28 硼磷硅玻璃层30 接触洞32 P型接触掺杂区34 接触插塞36 源极金属层100功率半导体组件 102基底104基材106外延层108栅极结构110掩膜层112第一沟槽114栅极绝缘层116栅极导电层118介电层120第一硬掩膜层122间隙壁124第一氧化物层1 第二硬掩膜层128第二氧化物层130第二沟槽132掺质来源层134基体掺杂区136源极掺杂区138源极金属层140漏极金属层具体实施例方式请参考图7至图15，图7至图15绘示了本专利技术一优选实施例的示意图。首先，如图7所示，提供一基底102，其中基底102具有一第一导电类型，且基底102包含有一基材104与设于基材104上的一外延层106。因此，基材104与外延层106亦具有第一导电类型。于本实施例中，第一导电类型为N型，但不限于此。并且，N型外延层106通过一磊晶工艺形成于N型基材104上，但不限于此。接着，如图8所示，利用一第一光掩膜，于N型基底102上形成多个栅极结构108 与多个掩膜层110，使两相邻的栅极结构108与掩膜层110之间具有一第一沟槽112，并暴露出部分N型基底102，其中各掩膜层110分别设于各栅极结构108上，并覆盖各栅极结构 108，以作为后续蚀刻工艺的掩膜。各栅极结构108由一栅极绝缘层114与一栅极导电层116 所构成，且栅极绝缘层114设于栅极导电层116与N型基底102之间，以电性绝缘栅极导电层116与N型基底102。并且，各掩膜层110包含有一介电层118与一第一硬掩膜层120， 且第一硬掩膜层120设于介电层118上。于本实施例中，栅极结构108与掩膜层110可同时形成，但本专利技术不限于此。本专利技术的栅极绝缘层114、栅极导电层116、介电层118与第一硬掩膜层120亦可分开形成。此外，本专利技术栅极结构108与掩膜层110的数量并不限为多个，亦可分别仅具有单一个。并且，于本实施例中，形成栅极绝本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：林永发，徐守一，詹景晴，陈面国，石逸群，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：