用于制造功率半导体模块的方法技术

本发明专利技术涉及一种用于制造功率半导体模块的方法。为了制造功率半导体模块，将电路载体(2)与半导体芯片(1)和导电的接触元件(3)装配。在装配之后将半导体芯片(1)和接触元件(3)嵌入到介电的填料(4)中，并且使接触元件(3)暴露。此外产生导电的基层(5)，所述基层与暴露的接触元件(3)电接触，并且所述基层位于填料(4)和暴露的接触元件(3)上。借助于导电的连接层(6)将预制的金属箔(7)施加到基层(5)上。

Method for manufacturing a power semiconductor module

The invention relates to a method for manufacturing a power semiconductor module. In order to manufacture a power semiconductor module, a circuit carrier (2) is assembled with a semiconductor chip (1) and a conductive contact element (3). After the assembly, the semiconductor chip (1) and the contact element (3) are embedded into the dielectric filler (4) and exposed to the contact element (3). In addition, a conductive base (5) is provided that electrically contacts the exposed contact element (3), and the base is located on the filler (4) and the exposed contact element (3). The preformed metal foil (7) is applied to the base (5) by means of a conductive connecting layer (6).

【技术实现步骤摘要】
用于制造功率半导体模块的方法
本专利技术涉及一种功率半导体模块。功率半导体模块的电接触部由于模块连接端所需的载流能力而设计得花费非常高。
技术实现思路
本专利技术的目的在于，提供一种用于制造功率半导体模块的方法，所述功率半导体模块具有电连接接触部，所述电连接接触部具有高载流能力，并且所述电连接接触部可以简单地制造。该目的通过根据本专利技术所述的用于制造功率半导体模块的方法实现。本专利技术的构型和扩展方案是从属权利要求的内容。为了制造功率半导体模块，将电路载体与半导体芯片和导电的接触元件装配。在装配之后将半导体芯片和接触元件嵌入到介电的填料中，并且使接触元件暴露。此外产生导电的基层，所述基层与暴露的接触元件电接触，并且所述基层位于填料和暴露的接触元件上。借助于导电的连接层将预制的金属箔施加到基层上。附图说明下面根据实施例参考附图说明本专利技术。附图中的图示不是按比例的。附图中：图1至5示出用于制造功率半导体模块的方法的不同步骤，所述功率半导体模块具有预制的具有高载流能力的金属箔。图6示出共同结构化出预制的金属箔和位于其下方的导体层的方法。图7和8示出结构化出预制的金属箔并且将其用作掩膜以便结构化出位于所述金属箔下方的导体层的方法的不同步骤。图9示出将接触元件设计为键合线的方法，所述键合线在暴露时被中断。图10示出将接触元件设计为柱或小块的方法。图11示出具有设计为导线框架的电路载体的半导体模块的示例。具体实施方式图1示出电路载体2的横截面，所述电路载体装配有一个或多个半导体芯片1以及一个或多个导电的接触元件3。接触元件3仅仅示例性地表示为键合线。电路载体2具有介电的绝缘载体20，所述绝缘载体设计为平的薄板，并且所述绝缘载体具有上部主面以及与上部主面相对的下部主面。上部金属化层21被施加到绝缘载体20的上部主面上，所述上部金属化层可选地可以被结构化为印制导线和/或印制导面。此外，将可选的下部金属化层22施加到绝缘载体20的下部主面上，所述下部金属化层是未经结构化的，然而替代地也可以是经结构化的。上部金属化层21的背对绝缘载体20的侧面形成电路载体2的上侧2t。如果存在下部金属化层22，则所述下部金属化层的背对绝缘载体20的侧面形成电路载体2的下侧2b。金属化层21和22与绝缘载体20固定地并且材料锁合地连接。上部金属化层21特别是可以通过其正对绝缘载体20的整个侧面固定地并且材料锁合地与绝缘载体20连接。相应地，下部金属化层22也可以通过其正对绝缘载体20的整个侧面固定地并且材料锁合地与绝缘载体20连接。绝缘载体20是电绝缘的。所述绝缘载体可以例如具有陶瓷或者由陶瓷构成。适合的陶瓷例如是氮化铝(AlN)、氧化铝(Al2O3)、氮化硅(Si3N4)、碳化硅(SiC)或氧化铍(BeO)或者其他介电陶瓷。上部金属化层21和下部金属化层22可以例如由铜、铜合金、铝或铝合金构成。然而同样可以使用其他良好导电的金属以及合金。根据一个示例，电路载体2可以是DCB基底(DCB＝directcopperbonded，直接键合铜)，其中，通过将表面氧化的预制的铜箔通过DCB工艺与例如由氧化铝构成的陶瓷绝缘载体20连接来制造上部金属化层21和(如果存在的)下部金属化层22。半导体芯片1可以例如是二极管或者可控的半导体开关例如IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)、MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)、JEFT(JunctionFieldEffectTransistor，结型场效应晶体管)、晶闸管或HEMT(HighElectronMobilityTransistor，高电子迁移率晶体管)。这种半导体芯片1可以是所谓的垂直元器件，所述垂直元器件在其正对电路载体2的下侧上具有下部芯片金属化层12，所述垂直元器件在其背对电路载体2的上侧上具有上部芯片金属化层11，并且所述垂直元器件在其下部芯片金属化层12上例如借助于例如通过钎焊、烧结或者导电粘接或电绝缘粘接所产生的连接层导电地与上部金属化层21连接。由此，在上部芯片金属化层11和下部芯片金属化层12之间流动的载荷电流也可以流过上部金属化层21。在钎焊的情况中使用焊料，在烧结情况中使用金属粉末(例如贵金属粉末，例如银粉)，或者在粘接情况中使用粘合材料。在本专利技术的意义中，芯片金属化层、例如上部和下部芯片金属化层11、12是预制的半导体芯片1的组成部分。这意味着，在将电路载体2与所述半导体芯片1装配之前，芯片金属化层已经是半导体芯片1的组成部分。在半导体芯片1还处于具有与半导体芯片1相同的半导体芯片的晶片复合体中期间，也就是说，在晶片工艺化期间，就可以将这种芯片金属化层施加到半导体芯片1的半导体本体10上。半导体芯片1的半导体本体10具有一种任意的半导体基本材料(例如硅、碳化硅、砷化镓、镓化铝或者任意其他使用在电子部件中的半导体材料)，所述半导体基本材料包含一个或多个p掺杂和/或n掺杂的半导体区。上部芯片金属化层11和下部芯片金属化层12被施加到半导体本体10的彼此相对的侧面上。上部芯片金属化层11和下部芯片金属化层12根据相关的半导体芯片1的类型可以是漏极和源极、源极和漏极、发射极和集电极、集电极和发射极、阳极和阴极或者阴极和阳极。如果半导体芯片1是可控的半导体元件，则所述半导体芯片还具有在附图中未示出的控制连接端(即栅极连接端或基极连接端)。如图1中所示地，每个接触元件3具有一个区段31，所述区段在将电路载体2与接触元件3装配之后并且在以下描述的将半导体芯片1和接触元件3嵌入到填料4中之前具有与电路载体2大于1mm的间距d31。在本专利技术的意义中，当接触元件3固定地并且材料锁合地与电路载体2连接时，将电路载体2与接触元件3装配。当半导体芯片1首先例如在其上部芯片金属化层11上设置有接触元件3并且电路载体2才接着与由半导体芯片1和接触元件3构成的复合体固定地并且材料锁合地连接时，电路载体2例如接着也与接触元件3装配。也就是说，当电路载体2和接触元件3之间的连接仅仅间接地(在所述的示例中通过半导体芯片1)实现时，电路载体2也接着与接触元件3装配。当然，接触元件3也可以与电路载体2(例如与所述电路载体的上部金属化层21，或者当电路载体2设计为导线框架时，与导线框架)持续地导电连接，而不间接地通过半导体芯片1实现所述连接。如同此外结果在图2中所示的那样，一个或多个半导体芯片1以及一个或多个接触元件3在将其与电路载体2装配之后被嵌入到填料4中。为了嵌入，填料4首先完全或部分地呈液态的或膏状的形式存在并且接着被硬化。聚合物可以用作填料4，或者所述填料可以具有聚合物。填料4可以例如具有一个基体(Matrix)(例如聚合物)，将填充材料嵌入到所述基体中，所述填充材料是良好导热的，并且所述填充材料具有线性热膨胀系数，该线性热膨胀系数明显小于基体的线性热膨胀系数。因此可以实现，硬化后的填料4所具有的线性热膨胀系数与半导体芯片1的线性热膨胀系数没有使得当半导体模块遭受较大的温度波动时半导体芯片1具有断裂危险如此大程度的区别。硬化后的填料4可以例如具有小于9ppm/本文档来自技高网...

【技术保护点】
一种用于制造功率半导体模块的方法，具有下述步骤：将电路载体(2)与半导体芯片(1)和导电的接触元件(3)装配；在所述装配之后，将所述半导体芯片(1)和所述接触元件(3)嵌入到介电的填料(4)中；使所述接触元件(3)暴露；产生导电的基层(5)，所述基层与暴露的所述接触元件(3)电接触，并且所述基层位于所述填料(4)和暴露的所述接触元件(3)上；借助于导电的连接层(6)将预制的金属箔(7)施加到所述基层(5)上。

【技术特征摘要】
2015.10.30 DE 102015118664.01.一种用于制造功率半导体模块的方法，具有下述步骤：将电路载体(2)与半导体芯片(1)和导电的接触元件(3)装配；在所述装配之后，将所述半导体芯片(1)和所述接触元件(3)嵌入到介电的填料(4)中；使所述接触元件(3)暴露；产生导电的基层(5)，所述基层与暴露的所述接触元件(3)电接触，并且所述基层位于所述填料(4)和暴露的所述接触元件(3)上；借助于导电的连接层(6)将预制的金属箔(7)施加到所述基层(5)上。2.根据权利要求1所述的方法，其中，所述填料(4)在使所述接触元件(3)暴露之后并且在产生所述基层(5)之前，在所述基层(5)随后在所述填料(4)上所位于的位置处经受等离子处理。3.根据权利要求1或2所述的方法，其中，所述基层(5)的产生包括导电的籽晶层(51)的产生，所述籽晶层直接位于所述填料(4)上。4.根据权利要求3所述的方法，其中，所述导电的籽晶层(51)的产生通过无电流的沉积和/或溅射实现。5.根据权利要求3或4所述的方法，其中，所述籽晶层(51)由下述材料中的恰好一种或者两种或更多种构成：钛(Ti)、钨化钛(TiW)、铜(Cu)、钯(Pd)、镍(Ni)。6.根据权利要求3至5中任一项所述的方法，其中，所产生的籽晶层(51)具有小于或等于5μm的层厚度(D51)。7.根据权利要求3至6中任一项所述的方法，其中，所述基层(5)由所述籽晶层(51)构成。8.根据权利要求3至6中任一项所述的方法，其中，所述基层(5)的产生包括在所述籽晶层(51)上的导电的强化层(52)的产生。9.根据权利要求8所述的方法，其中，所述导电的强化层(52)的产生通过电镀沉积实现。10.根据权利要求8或9所述的方法，其中，所产生的强化层(52)具有在15μm至100μm范围内的层厚度(D52)。11.根据权利要求8至10中任一项所述的方法，其中，所产生的强化层(52)具有铜或者由铜构成。12.根据权利要求8至11中任一项所述的方法，其中，所述基层(5)由所述籽晶层(51)和所述强化层(52)构成。13.根据前述权利要求中任一项所述的方法，其中，所述连接层(6)在施加所述金属箔(7)之后不仅与所述基层(5)而且与所述金属箔(7)直接地邻接。14.根据前述权利要求中任一项所述的方法，其中，所述连接层(6)设计为钎焊层或扩散钎焊层或烧结层或粘接层。15.根据前述权利要求中任一项所述的方法，其中，所述半导体芯片(1)和所述接触元件(3)嵌入到首先完全或部分地呈膏...

【专利技术属性】
技术研发人员：O·霍尔菲尔德，G·伯尼希，I·埃舍尔珀佩尔，E·富尔古特，M·格鲁贝尔，T·迈尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国,DE