半导体器件制造技术

公开的是存取时间或功耗的降低与每条字线的存储位数的改善能够得到平衡的半导体器件。存储器单元阵列(1)具有存储器单元(MC)和多个单元晶体管(TRB1、TRB2)以至少一条线的宽度布置的配置，所述存储器单元(MC)包含电阻值根据流动的电流而变化的熔丝元件(F)，所述多个单元晶体管(TRB1、TRB2)并联连接至所述熔丝元件(F)。在该半导体器件中，多个单元晶体管(TRB1、TRB2)之中的要导通的单元晶体管的数目可以由要从外部输入的写入控制信号(WRITE)和内部的逻辑电路(5)(以及字线驱动器电路(4))控制。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件，其在存储器单元阵列中具有拥有电阻值根据流动的电流可变的存储器件和用于访问该存储器件的单元晶体管的存储器单元。
技术介绍
作为电阻值根据流动的电流可变的典型存储器件，电阻随机存取存储器器件和熔丝器件(fuse device)是已知的。电阻随机存取存储器件是使用了基于向/自绝缘膜的导电离子输入/输出和磁性膜的磁方向的导电性变化、晶体结构的位相变化(phase change)等的存储器件，并且能够可逆地改变电阻值。同时，作为熔丝器件，除了通过激光烧断的熔丝器件之外，例如已知通过将多晶硅制成的熔丝熔毁来控制电阻值的熔丝器件(例如，参见非专利文献1)。作为熔丝器件的另一示例，已知用于基于是否电气地破坏了MOS晶体管的栅氧膜来进行数据存储的熔丝器件(例如，参见专利文献1)。前面的电气可控的熔丝器件特别地称作电熔丝(eFUSE)。相比于电气地改变电阻值的前述电阻随机存取存储器，在eFUSE中，占用面积和电阻变化时流动的电流量是更大的。然而，在eFUSE中，配置是简单的，并且在制造工艺中几乎不需要额外的步骤。由此，经常的情况是，eFUSE不用作所谓的通用存储器，而是用作额外信息的存储器。例如，eFUSE用于半导体器件(集成电路)的特性调节(调整)、冗余电路选择、特性值的可重写存储和完成器件后的其它信息等。通常，使用eFUSE的存储器单元通过将一个eFUSE和一个存取晶体管串联连接而形成。通常，eFUSE和存取晶体管之间的串联连接路径(单元电流路径)的一端通过位线连接至电源供给路径，此单元的另一端接地。在eFUSE中，例如，通过熔毁导电层并且破坏绝缘膜，能够非常大地改变电阻值，从而可以存储1位数据。在此情况下，在用于通过熔毁导电层并且破坏绝缘膜来进行数据存储的写入操作中，向前述的电源供给路径施加写电源电压(下文称为编程电压)。从而，尽管eFUSE电阻值从低电阻变为高电阻，然而相反的操作是不可能的。在存储数据(关于电阻值是保持为初始的低电阻还是已经跃变为高电阻的信息)的读取操作中，向前述的电源供给路径施加读电源电压(下文称为读取电压)。然后，存取晶体管导通，并且流动的电流的大小例如转换为电压值，并且进行感测。现有技术文献专利文献专利文献1：U.S.专利第7269081号说明书非专利文献非专利文献1：J.Safran等人的“A Compact eFUSE Programmable Array Memory for SOI CMOS”，IEEE.2007 Symposium on VLSI Circuit of Technical Papers，页数72-73。
技术实现思路
在存储器单元中具有电阻值根据流动的电流可变的存储器件的半导体器件中，在写入数据时的电流值很大的情况下，应当将存取晶体管的大小刚好增大那么多。存取晶体管的必要大小取决于编程电压的大小。然而，在以更低的电压进行编程的情况下，应当更多地增大存取晶体管的大小。例如，以eFUSE为例，在某些情况下，存取晶体管的必要大小是同一代的SRAM存取晶体管的大小的100倍或以上那么大。存取晶体管的栅极连接至例如在行方向上按线布置的多个存储器单元共用的存取线(其通常称为字线)。由此，在每个存取晶体管的大小很大的情况下，字线的电容(写电容和负载电容的总电容)变得非常大。由于在写入操作中需要使大电流流动，因此字线电容不可避免变得非常大。然而，这对读取操作具有负面影响。确切地，相比于写入操作时，在读取操作时无需增大字线的电位。由此，在某些情况下，在读取时施加至字线的读取电压低于在写入时施加至字线的编程电压。在实际中，由于需要在维持通过写入操作改变的电阻值的同时读取存储数据，因此读取电压低于编程电压。然而，在以低电压驱动具有大电容的字线的情况下，存取时间增加。进一步，由于字线电容非常大，因此在对字线充放电时消耗了过多的能量，这是不能降低半导体器件的功耗的抑制因素。在读取时的存取时间很长并且期望的操作时间如上所述那样未满足的情况下，每一条字线可连接的存储器单元的数目(存储位数)受到限制。在某些情况下，与存储器功耗由于对安装有关的存储器的系统的需要而过大的情况下类似地，出现存储器单元数目的这种限制。据此，在减小存取时间和功耗与改善每一条字线的存储位数之间存在折中关系。在写入时需要大电流的eFUSE存储器中，更加严格地存在这种折中。然而，在电阻值根据流动的电流可变的其他存储器(例如，电阻随机存取存储器)中，应当以某种程度或另一程度类似地解决这种折中。为了解决前述的问题，本专利技术的一目标在于提供能够解决或修正前述折中的半导体器件。根据本专利技术的半导体器件包括其中多个存储器单元至少布置成一行的存储器单元阵列。存储器单元具有：存储器件，其具有根据流动的电流可变的电阻值；以及多个单元晶体管，其串联连接至存储器件，并且彼此并行地连接。根据前述的配置，针对每个存储器单元，包括彼此并行连接的多个单元晶体管。由此，在工作时能够优化地控制流向存储器件的电流。例如，在数据存储的情况所需要的电流值大于读取数据时所需要的电流值的情况下，数据存储时导通的单元晶体管的数目能够比读取数据时的更大。因此，总的操作时间降低至正好的最小值。进一步，在仅导通多个单元晶体管之中的必要数目的单元晶体管的操作中，功耗比导通所有单元晶体管的操作的功耗降低更多。同时，由于操作时间和功耗降低，因此能够增大同时驱动的存储器单元的数目。根据本专利技术，能够提供降低存取时间和功耗与改善每一条字线的存储位数之间的折中得到解决或修正的半导体存储器件。附图说明图1是根据第一实施例的半导体器件的芯片配置示图。图2是通过将编程时和读取时的电流路径添加至图1的芯片配置示图所获得的示图。图3是图示比较示例的器件配置的示图。图4是根据第二实施例的半导体器件的芯片配置示图。图5是通过将编程时和读取时的电流路径添加至图4的芯片配置示图所获得的示图。图6是图示图4的半导体器件中切换信号的逻辑组合与存取晶体管的总栅宽(W长度)之间的关系。图7是图示图4的半导体器件中测试时的控制示例的流程图。具体实施方式下文参照附图，按照后面提到的顺序描述本专利技术的实施例。注意，将按照下列顺序给出描述。1.第一实施例：由两个彼此并行布置的单元晶体管构成存取晶体管的示例(包括与比较示例对比的比较说明)...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.06.15 JP 2009-1426821.一种半导体器件，包含：
存储器单元阵列，其中多个存储器单元至少布置成一行，其中
存储器单元具有
存储器件，其具有根据流动的电流而可变的电阻值，以及
多个单元晶体管，其串联连接至存储器件，并且彼此并行地连接。
2.如权利要求1所述的半导体器件，包含：
多条存取线，其以每个存储器单元中的多个单元晶体管中的至少一个能
够与其它单元晶体管独立地导通/截止的形式连接至每个单元晶体管的栅极。
3.如权利要求2所述的半导体器件，包含：
用于多个存储器单元布置成一行的情况下的每个存储器单元和用于多个
存储器单元布置成多行×多列的情况下的每列，第一电流路径，相对大的第
一电流通过该第一电流路径流向存储器件，以及第二电流路径，相对小的第
二电流通过该第二电流路径流向存储器件，并且还包含：
控制电路，其控制每个存储器单元中包括的多个单元晶体管的导通/截
止，使得在每个存储器单元中，第二电流流过第二电流路径时导通的单元晶
体管的数目小于第一电流流过第一电流路径时导通的单元晶体管的数目。
4.如权利要求3所述的半导体器件，其中
每个存储器单元包括一个第一单元晶体管和一个第二单元晶体管作为所
述多个单元晶体管，
在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况
下导通第一单元晶体管，在使第二电流流向存储器件的情况下同样导通第一
单元晶体管，并且
在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况
下导通第二单元晶体管，在使第二电流流向存储器件的情况下截止第二单元
晶体管。
5.如权利要求4所述的半导...

【专利技术属性】
技术研发人员：鸟毛裕二，
申请(专利权)人：索尼公司，
类型：发明
国别省市：