一种减小MOS IO器件GIDL效应的方法技术

本发明专利技术提供的减小MOS?IO器件GIDL效应的方法，在多晶硅栅刻蚀形成后，先进行IO器件的源漏扩展区的离子注入，然后进行多晶硅氧化形成氧化层。MOS?IO器件源漏扩展区离子注入后，进行多晶硅氧化，这一热效应制程使得MOS?IO源漏扩展区节变成比较缓变节，从而不容易发生BTBT(bandtobandtunneling)漏电流，减小了MOS?IO器件的GIDL效应，从而降低器件的漏电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件性能改善方法，尤其涉及一种能够减小MOS IO器件 GIDL效应、从而降低器件漏电流的方法。
技术介绍
栅极感应生漏电流(GateInduced Drain Leakage，GIDL)是 MO SFEiTs 主要的断态漏电机理。随之半导体技术的发展，MOS尺寸不断缩小，为了控制核心器件的短沟道效应，半导体制程要求的热效应应当较少；此外，多晶硅栅的厚度也要求越来越薄，使得源漏扩展区的离子注入能量要小，一面注入离子打穿多晶硅栅。上述两种情况均可能导致MOS IO (Input-Output)器件出现严重的GIDL效应。栅极诱生漏极漏电流效应(GIDL)是MOSFET主要的断态漏电流机理，严重影响着器件的可靠性。MOSFET栅极关断(NM0S栅极接负电压，PMOS栅极接正电压)而漏极接电压(NM0S漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-Band Tunneling, BTBT)，从而形成漏极漏电流，而漏电流决定了栅氧化层的厚度下限，特别是随着器件尺寸的不断缩小，器件内横向电场不断增强，热载流子效应引起断态漏电增加的几率随之变大。中国专利CN101410951A披露了一种低栅极感生的漏极泄漏的金属氧化物半导体场效应晶体管结构及其制备方法。该器件提供了低GIDL电流，其中MOSFET器件结构包含其边缘可与源极/漏极扩散略微重叠的中部栅极导体，以及通过薄的绝缘和扩散阻挡层与中部栅极导体分开的侧翼栅极导体。中国专利CN101150068A披露了一种减小GIDL效应的方法，在多晶硅栅极刻蚀后， 氮化硅层淀积前增加注入剂量为M12 lel3CnT2，角度为15度 45度，能量为30ke疒60keV 的硼，可使在漏端与多晶硅栅极的重叠处形成一层浓度很高的离子注入层。但是现有解决GIDL效应的方法还不成熟，使得器件性能不能稳定。如能解决GIDL 效应的问题，将有助于半导体中IO器件以及其他器件的发展和应用。
技术实现思路
针对目前MOS尺寸不断缩小而产生严重的GIDL效应的问题，本专利技术提供了一种减小GIDL效应的方法，以及使用所述方法制备的MOS器件，使MOS IO源漏扩展区节变为比较缓变节，从而不易发生BTBT (Band to Band Tunneling)漏电流，减小了 MOS IO器件的 GIDL效应。因此，本专利技术的第一个目的是提供一种减小MOS IO器件GIDL效应的方法，形成多晶硅栅后，进行源漏扩展区的离子注入，然后进行多晶硅栅氧化和偏移隔离层沉积的步骤。具体地，本专利技术所述减小MOS IO器件GIDL效应的方法中，具体步骤包括步骤1，在硅基底上刻蚀形成IO器件的多晶硅栅；步骤2，光阻材料将硅衬底覆盖，并对光刻胶进行刻蚀将IO器件多晶硅栅及IO器件多晶硅栅两侧源漏扩展区预制备区暴露出来；步骤3，对暴露出的源漏扩展区预制备区进行轻掺杂和离子注入，形成源漏扩展区；离子注入能量不打穿IO器件多晶硅栅；步骤4，去除剩余光阻材料，对IO器件的多晶硅栅进行氧化，在所述多晶硅栅两侧和顶部形成氧化层。本专利技术的第二个目的是提供另一种减小MOS IO器件GIDL效应的方法，步骤包括 步骤1，在硅基底上刻蚀形成IO器件和核心器件的多晶硅栅；步骤2，光阻材料将核心器件区域覆盖，并对光刻胶进行刻蚀将IO器件多晶硅栅及IO 器件多晶硅栅两侧源漏扩展区预制备区暴露出来；步骤3，对暴露出的源漏扩展区预制备区进行轻掺杂和离子注入，形成源漏扩展区 ’离子注入能量不打穿IO器件多晶硅栅；步骤4，去除剩余光阻材料，对IO器件和核心器件的多晶硅栅进行氧化，在所述多晶硅栅两侧和顶部形成氧化层；步骤5，光阻材料覆盖IO器件多晶硅栅、以及步骤3中形成的源漏扩展区，刻蚀光阻材料，将核心器件多晶硅栅以及核心器件多晶硅栅两侧源漏区预制备区暴露出来；对暴露出来的源漏区预制备区进行轻掺杂和离子注入，形成源漏区。其中，上述方法中，步骤3中所述离子注入为高能量离子注入。其中，上述方法中，所述光阻材料为光刻胶。本专利技术的第三个目的是提供一种上述方法制备的MOS器件，包括硅衬底，所述硅衬底上方形成有IO器件栅极，在所述栅极的两侧和顶部均覆盖氧化层。其中，在IO器件栅极两侧硅衬底中的源漏扩展区内在形成氧化层之前注入高能1 子。优选地，所述IO器件栅极两侧的氧化层位于所述源漏扩展区的上方。本专利技术上述的MOS器件，硅衬底上还包括核心器件栅极其中，所述核心器件栅极的两侧和顶部均覆盖氧化层。本专利技术上述的栅极为多晶硅栅极。本专利技术提供的减小MOS IO器件GIDL效应的方法，在多晶硅栅刻蚀形成后，先进行 IO器件的源漏扩展区的离子注入，然后进行多晶硅氧化形成氧化层。MOS IO器件源漏扩展区离子注入后，再进行多晶硅氧化，这一热效应制程使得MOS IO源漏扩展区节变成比较缓变节，从而不容易发生BTBT (band to band tunneling)漏电流，减小了 MOS IO器件的 GIDL效应，从而降低器件的漏电流。附图说明图1为本专利技术减小MOS IO器件GIDL效应的方法中，刻蚀形成多晶硅栅示意图； 图2为本专利技术减小MOS IO器件GIDL效应的方法中，对IO器件源漏扩展区预制备区进行轻掺杂和离子注入示意图3为本专利技术减小MOS IO器件GIDL效应的方法中，形成多晶硅栅氧化层示意图；图4为本专利技术减小MOS IO器件GIDL效应的方法中，核心器件源漏扩展区轻掺杂和离子注入示意图5为本专利技术制备的MOS器件结构示意图。具体实施例方式本专利技术提供了一种减小MOS IO器件GIDL效应的方法，还提供了通过上述方法制备的MOS器件。在多晶硅栅刻蚀形成后，先进行IO器件的源漏扩展区的离子注入，然后进行多晶硅氧化形成氧化层。MOS IO器件源漏扩展区离子注入后，再进行多晶硅氧化，这一热效应制程使得MOS IO源漏扩展区节变成比较缓变节，从而不容易发生BTBT (band to band tunneling)漏电流，减小了 MOS IO器件的GIDL效应，从而降低器件的漏电流。下面参照附图，通过具体实施例对本专利技术减小MOS IO器件GIDL效应的方法、以及通过上述方法制备的MOS器件进行详细的介绍和描述，以使更好的理解本专利技术，但是，应当理解的是，下述实施例并不限制本专利技术范围。实施例1步骤1，刻蚀形成IO器件和核心器件的多晶硅栅参照图1，提供硅基底1，在硅基底1的上方刻蚀形成IO器件的多晶硅栅极2。步骤2，光阻材料覆盖参照图2，光刻胶4覆盖硅衬底1上，刻蚀光刻胶4，使IO器件的多晶硅栅极2以及IO 器件的多晶硅栅极2两侧源漏扩展区预制备区暴露出来。步骤3，源漏扩展区离子注入参照图2，对暴露出的源漏扩展区预制备区进行轻掺杂，并同时注入高能离子(如2中箭头方向)，应当注意的是，高能离子的能量根据IO器件的多晶硅栅极2的厚度进行选择， 不可以穿透多晶硅栅极2。参照图3，通过LDD和高能离子注入在IO器件的多晶硅栅极2的两侧分别形成源区21和漏区22。步骤4，形成氧化层去除步骤2中覆盖的光刻胶4，参照图3，对IO器件的多晶硅栅极2表面进行本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：陈玉文，黄晓橹，谢欣云，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：