相变存储器沟槽隔离结构的制作方法技术

一种相变存储器沟槽隔离结构的制作方法，包括：提供半导体衬底，所述半导体衬底包含有衬底区、阱区、外延层与硬掩模层；图形化所述硬掩模层，以所述硬掩模层为掩模，刻蚀所述半导体衬底以形成深沟槽开口，所述深沟槽开口的深度至少超过阱区底部；在所述半导体衬底上形成牺牲层，所述牺牲层填满深沟槽开口并覆盖硬掩模层；刻蚀所述硬掩模层、牺牲层及外延层以形成浅沟槽开口，牺牲层的刻蚀深度与外延层刻蚀深度差值小于外延层刻蚀深度的30％，且所述浅沟槽开口与深沟槽开口的延展方向相垂直；完全移除所述半导体衬底上的牺牲层；在所述浅沟槽开口与深沟槽开口中填充介电材料以分别形成浅沟槽隔离区与深沟槽隔离区。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种。
技术介绍
相变存储器(Phase Change Random Access Memory, PCRAM)技术是基于 S. R. Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前不挥发存储技术研究的焦点。在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“ 1 ”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。为了选择相变存储器存储阵列中的不同存储单元，相变存储器的存储单元中还包含有选通器件，所述选通器件可以为二极管或晶体管。通过在相变存储器的字线及位线上加载特定的信号，不同存储单元的选通器件会相应开启或关闭，而开启的选通器件即可使得该存储单元的相变层上可以加载驱动电压，以完成对应的写入/读取操作。美国专利US6531373即公开了一种相变存储器结构，如图1所示，所述相变存储器的每一存储单元101中均包含有串联连接的相变电阻102与选通二极管103。在对所述相变存储器进行写入操作时，对应于某一待选存储单元101的位线104与字线105上形成了较大的电势差，所述电势差使得选通二极管103正向导通，进而在相变电阻102上形成较大的写入电流，所述写入电流使得相变电阻102状态发生变化，数据也得以记录。在实际应用中，为了减小相变存储器单个存储单元的面积，提高相变存储器存储密度，所述相变存储器中的选通二极管通常采用垂直结构。所述垂直结构的选通二极管位于每一字线与位线投影相交位置，其与相变电阻垂直相连。其中，所述相变电阻的另一端与位线相连，所述选通二极管的另一端与字线相连。通常的，所述相变存储器阵列中不同存储单元通过深沟槽隔离区(de印trench isolation)与浅沟槽隔离区(shallow trench isolation)进行隔离。图2至图3示出了相变存储器中深沟槽隔离区与浅沟槽隔离区的结构，其中，图2是相变存储器的俯视示意图，图3是所述相变存储器沿图2中XX’方向的截面示意图。参考图2与图3，所述相变存储器包含有多个嵌入衬底内的深沟槽隔离区201，且所述多个深沟槽隔离区201相互平行； 而所述浅沟槽隔离区203的延展方向与深沟槽隔离区201相垂直。所述相互垂直的深沟槽隔离区201与浅沟槽隔离区203将衬底划分为相互绝缘的网格状区域，而每一网格即对应了一个存储单元。为形成所述相变存储器的深沟槽隔离区与浅沟槽隔离区结构，在现有技术的相变存储器制作过程中，通常先采用高刻蚀选择比(high aspect ratio process，HARP)刻蚀工艺在衬底中形成深沟槽开口，再在所述深沟槽开口中填充介电材料以形成深沟槽隔离区； 之后，再对衬底进行各向异性的干法刻蚀，形成浅沟槽开口，所述浅沟槽开口的截面呈梯形；最后，在所述浅沟槽开口中填充介电材料以形成浅沟槽隔离区。然而，采用上述方法形成的相变存储器的良率较低，器件容易发生漏电。
技术实现思路
本专利技术解决的问题是提供一种相变存储器隔离结构的制作方法，提高了相变存储器沟槽隔离结构的绝缘性能，提高了器件良率。为解决上述问题，本专利技术提供了一种，包括提供半导体衬底，所述半导体衬底包含有衬底区、阱区、外延层与硬掩模层；图形化所述硬掩模层，以所述硬掩模层为掩模，刻蚀所述半导体衬底以形成深沟槽开口，所述深沟槽开口的深度至少超过阱区底部；在所述半导体衬底上形成牺牲层，所述牺牲层填满深沟槽开口并覆盖硬掩模层；刻蚀所述硬掩模层、牺牲层及外延层以形成浅沟槽开口，牺牲层的刻蚀深度与外延层刻蚀深度差值小于外延层刻蚀深度的30 %，且所述浅沟槽开口与深沟槽开口的延展方向相垂直；完全移除所述半导体衬底上的牺牲层；在所述浅沟槽开口与深沟槽开口中填充介电材料以分别形成浅沟槽隔离区与深沟槽隔离区。与现有技术相比，本专利技术具有以下优点采用与衬底材料具有较低刻蚀选择比的牺牲材料填充沟槽隔离结构的深沟槽开口，之后再刻蚀衬底以形成浅沟槽开口 ；由于所述牺牲材料与衬底的刻蚀选择比较低，深沟槽开口中的牺牲材料与衬底同时刻蚀，不会在深沟槽隔离结构两侧残留导电材料而影响沟槽隔离结构的绝缘性能。附图说明图1是现有技术相变存储器结构的示意图。图2至图3是现有技术相变存储器深沟槽隔离结构与浅沟槽隔离结构的示意图。图4是本专利技术相变存储器沟槽隔离结构制作方法的流程示意图。图5至图15c示出了本专利技术相变存储器隔离结构的制作方法一个实施例的流程。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。5正如
技术介绍
部分所述，采用现有技术制作的相变存储器的良率较低，器件容易发生漏电。专利技术人研究发现，现有技术相变存储器制作方法通常采用先制作深沟槽隔离区， 再制作浅沟槽隔离区的工艺流程制作相变存储器的隔离结构存在问题。在所述工艺流程形成浅沟槽开口的过程中，深沟槽隔离区两侧的衬底材料无法完全移除，从而在深沟槽隔离区两侧形成贴附于其侧面的楔形残留物，这使得最终形成的浅沟槽开口截面呈梯形(如图 2与图3中的标记205位置)。所述残留于深沟槽隔离区两侧的楔形残留物容易在不同的存储单元间形成导电通路，从而使得器件漏电，良率也相应降低。之所以所述深沟槽隔离区两侧与浅沟槽隔离区深度相同的衬底不能完全移除，是因为所述深沟槽隔离区中填充的介电材料与衬底之间的刻蚀选择比较大，即临近深沟槽隔离区的衬底的刻蚀速率小于远离深沟槽隔离区的衬底的刻蚀速率，这种刻蚀选择比的差异影响了衬底刻蚀的均勻性。若要有效清除所述深沟槽隔离区两侧的残留物，需要降低深沟槽隔离区中填充的介电材料与衬底之间的刻蚀选择比。针对上述问题，专利技术人提供了一种，在形成深沟槽开口后，采用与衬底具有较低刻蚀选择比的牺牲材料填充所述深沟槽开口，之后再刻蚀衬底以形成浅沟槽开口。由于所述牺牲材料与衬底的刻蚀选择比较低，深沟槽开口中的牺牲材料与衬底同时刻蚀，不会在深沟槽隔离结构两侧残留导电材料而影响沟槽隔离结构的绝缘性能。参考图4，示出了本专利技术相变存储器沟槽隔离结构制作方法的流程，包括执行步骤S402，提供半导体衬底，所述半导体衬底包含有衬底区、阱区、外延层与硬掩模层；执行步骤S404，图形化所述硬掩模层，以所述硬掩模层为掩模，刻蚀所述半导体衬底以形成深沟槽开口，所述深沟槽开口的深度至少超过阱区底部；执行步骤S406，在所述半导体衬底上形成牺牲层，所述牺牲层填满深沟槽开口并覆盖硬掩模层；执行步骤S408，刻蚀所述硬掩模层、牺牲层及外延层以形成浅沟槽开口，牺牲层的刻蚀深度与外延层刻本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：李凡，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：