垂直双扩散MOS晶体管测试结构及形成方法、测试方法技术

一种垂直双扩散MOS晶体管测试结构及形成方法、检测方法，所述测试结构具体包括：半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；位于所述第一源区和第二源区表面的源电极；位于所述第二区域的半导体衬底表面的漏测试电极。由于利用所述垂直双扩散MOS晶体管测试结构进行测试时只需要用测试探针进行测量，不需要利用测试卡盘与漏电极电接触，提高了测量精度。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别涉及一种垂直双扩散MOS晶体管测试结构及形成方法、测试方法。
技术介绍
功率MOSFET (金属氧化物半导体场效应晶体管)是在MOS集成电路工艺基础上发展起来的新一代电力开关器件。其中，垂直双扩散金属氧化物半导体(VDM0Q晶体管由于具有输入阻抗高、开关速度快、工作频率高、热稳定性好等一系列特点，目前在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛的应用。请参考图1，为现有技术的垂直双扩散MOS晶体管的剖面结构示意图，具体包括 半导体衬底110，所述半导体衬底具有第一表面111和与所述第一表面111相对的第二表面112 ；位于所述半导体衬底第一表面111上的外延层120 ；位于所述外延层120表面的栅极结构130，所述栅极结构130包括位于所述外延层120表面的栅氧化层131，位于所述栅氧化层131表面的多晶硅栅132，位于所述栅氧化层131、多晶硅栅132侧壁的侧墙133，位于所述栅极结构130表面的金属硅化物栅电极134 ；位于所述栅极结构130两侧的外延层 120内的第一阱区123和与所述第一阱区123相对的第二阱区124 ；位于所述第一阱区123 内的第一源掺杂区121，位于所述第二阱区124内的第二源掺杂区122，位于所述第一源掺杂区121和第二源掺杂区122表面的金属硅化物源电极125 ；位于所述半导体衬底第二表面112的金属漏电极140。更多关于垂直双扩散MOS晶体管的结构请参考公开号为CN 101692426 A的中国专利文献。由于所述垂直双扩散MOS晶体管的源电极和漏电极在晶圆的不同表面引出，现有技术对所述垂直双扩散MOS晶体管的源漏导通电阻(RDSon)等数据进行测试时，通常将所述漏电极140放置在测试装置的测试卡盘表面，所述测试卡盘与漏电极140电接触，通过将测试探针与所述源电极125、栅电极134电接触，在所述源电极125和漏电极140之间施加测试电压，测试所述源电极125和漏电极140之间的电流，从而计算出所述垂直双扩散MOS 晶体管的源漏导通电阻。但由于所述测试卡盘与漏电极之间的接触电阻较大，使得最终的测试结果与实际的器件参数有较大的误差。
技术实现思路
本专利技术解决的问题是提供一种垂直双扩散MOS晶体管测试结构及形成方法、测试方法，利用所述测试结构可精确地测试垂直双扩散MOS晶体管的源漏导通电阻，不会受到现有技术中测试卡盘和漏电极之间接触电阻的影响。为解决上述问题，本专利技术技术方案提供了一种垂直双扩散MOS晶体管测试结构， 包括半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；4位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；位于所述第一源区和第二源区表面的源电极；位于所述第二区域的半导体衬底表面的漏测试电极。可选的，所述第一源区包括位于所述栅极结构一侧的半导体衬底内的第一阱区和位于所述第一阱区内的第一源掺杂区，所述第二源区包括位于所述栅极结构另一侧的半导体衬底内的第二阱区和位于所述第二阱区内的第二源掺杂区。可选的，所述第一源掺杂区、第二源掺杂区的掺杂离子具有第一带电类型，所述第一阱区和第二阱区的掺杂离子具有与所述第一带电类型不同的第二带电类型。可选的，所述第一源掺杂区、第二源掺杂区的掺杂离子浓度大于所述第一阱区、第二阱区的掺杂离子浓度。可选的，所述半导体衬底的掺杂离子的类型与所述外延层的掺杂离子的类型相同，且所述半导体衬底的掺杂浓度大于所述外延层的掺杂浓度。可选的，所述外延层表面与第二区域的半导体衬底表面齐平。可选的，所述栅电极、源电极、漏测试电极对应的测试垫位于晶圆的同一表面。本专利技术技术方案还提供了一种垂直双扩散MOS晶体管测试结构的形成方法，包括提供半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；对所述第一区域的半导体衬底进行刻蚀形成凹槽，在所述凹槽内填充满外延层；在所述外延层表面形成栅极结构；在所述栅极结构两侧的外延层内形成第一源区和与所述第一源区相对的第二源区；在所述栅极结构表面形成栅电极，在所述第一源区和第二源区表面形成源电极， 在所述第二区域的半导体衬底表面形成漏测试电极。可选的，形成所述外延层的工艺包括利用外延工艺在所述半导体衬底、凹槽表面形成外延材料，对所述外延材料进行化学机械抛光，直到暴露出所述第二区域的半导体衬底表面，位于所述凹槽内的外延材料形成外延层。可选的，所述外延材料的厚度大于或等于所述凹槽的深度。可选的，所述第一源区和第二源区的形成工艺包括在所述栅极结构两侧的外延层内形成第一阱区和与所述第一阱区相对的第二阱区，在所述第一阱区内利用离子掺杂形成第一源掺杂区，在所述第二阱区内利用离子掺杂形成第二源掺杂区，所述第一阱区和第一源掺杂区构成第一源区，所述第二阱区和第二源掺杂区构成第二源区。可选的，所述第一阱区和第二阱区的形成工艺包括采用图形化的第二光刻胶层为掩膜，对所述栅极结构两侧的外延层进行离子注入；然后进行退火工艺，使所述注入离子横向扩散至所述栅极结构下方，形成第一阱区和第二阱区。可选的，形成所述凹槽的工艺为湿法刻蚀或干法刻蚀。本专利技术技术方案还提供了一种利用所述的垂直双扩散MOS晶体管测试结构的测试方法，包括将检测电压施加到所述垂直双扩散MOS晶体管测试结构的源电极和漏测试电极两端；通过控制施加在所述栅电极上的电压大小，测量不同栅电极电压下源电极和漏测试电极两端的电流，根据检测电压和电流的大小测试源漏导通电阻数据。与现有技术相比，本专利技术实施例具有以下优点由于形成垂直双扩散MOS晶体管的外延层位于半导体衬底第一区域的凹槽内，而漏测试电极位于半导体衬底第二区域表面，所述漏测试电极与栅电极、源电极位于晶圆的同一表面，当检测电压通过测试探针施加到所述源电极和漏测试电极两端，所述源电极和漏测试电极通过半导体衬底第二区域、位于外延层下方的第一区域的半导体衬底、外延层、 沟道区电连接，从而使得源电极和漏测试电极两端产生电流，通过测的电流和测试电压获得器件的源漏导通电阻等数据。由于所述半导体衬底为重掺杂，半导体衬底的电阻很小，且利用测试探针电接触源电极和漏测试电极产生的接触电阻很小，使得源电极和漏测试电极之间测得的源漏导通电阻主要为沟道区和外延层的电阻，避免了现有技术中所述测试卡盘与漏电极之间的接触电阻对测试结果的影响，提高了测量精度。进一步的，所述垂直双扩散MOS晶体管测试结构的漏测试电极、栅电极、源电极对应的测试垫位于晶圆的同一表面，便于测试探针的放置，且所述垂直双扩散MOS晶体管测试结构可使用一般的单面晶圆测试装置进行测试，提高了测试装置的通用性。附图说明图1是为现有技术的垂直双扩散MOS晶体管的剖面结构示意图；图2是本专利技术实施例的垂直双扩散MOS晶体管测试结构的形成方法的流程示意图；图3至图9为本专利技术实施例的垂直双扩散MOS晶体管测试结构的形成方法的剖面结构示意图。具体实施例方式垂直双扩散MOS晶体管的源漏导通电阻(RDSon)与外延层、阱区、源掺杂区的参数密切相关，因此测试垂直双扩散MOS晶体管的源漏导通电阻是一项本文档来自技高网...

【技术保护点】
１．一种垂直双扩散ＭＯＳ晶体管测试结构，其特征在于，包括：半导体衬底，所述半导体衬底具有第一区域和与所述第一区域相对的第二区域；位于所述第一区域的半导体衬底内的凹槽，所述凹槽内填充满外延层；位于所述外延层表面的栅极结构，位于栅极结构表面的栅电极；位于所述栅极结构两侧的外延层内的第一源区和与所述第一源区相对的第二源区；位于所述第一源区和第二源区表面的源电极；位于所述第二区域的半导体衬底表面的漏测试电极。

【技术特征摘要】

【专利技术属性】
技术研发人员：王磊，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31