增加非易失性存储器中的读取吞吐量制造技术

通过在字线电压一传播到感兴趣的存储元件时、但在字线电压传播到不感兴趣的其他存储元件之前就感测感兴趣的存储元件来增加非易失性存储器器件中的读取吞吐量。避免了由于等待电压沿着整条字线传播而引起的延迟。感测可以在编程操作期间作为验证操作发生，或在编程之后，在读取用户数据时。另外，例如可以经由感测放大器同时感测各存储元件。处理来自感兴趣的存储元件的数据，并丢弃来自其他存储元件的数据。可以通过识别哪些存储元件正被验证或者包括由读取命令所请求的数据，来设置用于感测感兴趣的存储元件的时间。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器器件。
技术介绍
半导体存储器用在各种电子设备中已经变得日益普遍。例如，非易失性半导体存 储器被用在蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其他设 备中。电可擦除可编程只读存储器(EEPROM)和闪存是最受欢迎的非易失性半导体存储器 中的。与传统的全特征的EEPROM相比，利用闪存(也是一种EEPR0M)，可以在一个步骤中擦 除整个存储器阵列或一部分存储器的内容。传统EEPROM和闪存两者使用位于半导体衬底中的沟道区之上并与之隔离的浮置 栅极(floating gate)。该浮置栅极位于源极区和漏极区之间。在浮置栅极上并与之隔离 地提供控制栅极。由此形成的晶体管的阈值电压(Vth)由保持在浮置栅极上的电荷量控制。 即，在晶体管导通前必需施加到控制栅极以允许其源极和漏极之间的导电的电压的最小量 由浮置栅极上的电荷水平控制。一些EEPROM和闪存器件具有用于存储两个范围的电荷的浮置栅极，因而，可以在 两个状态、例如已擦除状态和已编程状态之间编程/擦除存储器元件。这样的闪存器件有 时被称为二进制闪存器件，因为每个存储器元件可以存储一位数据。通过识别多个不同的允许/有效的被编程阈值电压范围实现多状态(也称为多 级)闪存器件。每个不同的阈值电压范围对应于被编码到存储器器件中的数据位的集合的 预定值。例如，当存储器元件可以被置于与四个不同的阈值电压范围对应的四个离散电荷 带之一时，每个存储器元件可以存储两位数据。通常，在编程操作期间施加到控制栅极的编程电压VreM被施加为一系列脉冲，其幅 度随时间增加。实践中，编程电压被施加到与多个存储元件的控制栅极通信的字线。事实 上，控制栅极可以由各字线的一部分形成。在一个可能的方式中，脉冲的幅度随着每个连续 脉冲增加预定步长大小，例如0.2-0. 4V。VreM可以被施加到闪存元件的控制栅极。在编程 脉冲之间的时段中，执行验证操作。即，在连续编程脉冲之间读取被并行编程的一组元件中 每个元件的编程电平，以确定它是否等于或大于该元件正被编程到的验证电平。对于多状 态闪存元件的阵列，可以对元件的每个状态执行验证步骤，以确定该元件是否已达到其数 据相关的验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要对三个 比较点执行验证操作。验证涉及将一系列验证电压施加到与正被读取的存储元件通信的字 线、以及经由相关位线和感测放大器对于每个验证电压感测存储元件是否导电。此外，当对诸如以NAND串的NAND闪存器件的EEPROM或闪存器件编程时，通常VreM 被施加到控制栅极，并且位线接地，致使来自单元或者存储器元件、例如存储元件的沟道的 电子被注入到浮置栅极中。当电子在浮置栅极中积累时，浮置栅极变为充负电，并且存储器 元件的阈值电压升高，从而存储器元件被认为处于已编程状态中。关于这样的编程的更多 信息可在美国专利6，859，397和6，917，542中找到，两者都通过引用全文合并于此。另外，在发生在编程之后的读取操作期间，一系列读取参考电压被施加到要读取 的存储元件集，并且确定哪个读取参考电压使存储元件变得导电。读取参考电压被设置为 允许区分存储元件的不同数据状态。例如，如果使用了 η个可能的数据状态，则通常需要向 存储元件依次施加η-1个读取电压电平，以确认存储元件的状态。作为编程过程的一部分 而发生的验证以及在编程之后发生的读取两者可以被认为是读取操作。然而，这样的读取操作通常需要基于验证或读取电压沿着整个字线的传播时间而 设置的延迟。结果，不能总是优化吞吐量(throughput)。
技术实现思路
本专利技术提供用于优化非易失性存储系统中的读取操作期间的吞吐量的方法。在一个实施例中，一种用于操作非易失性存储器的方法包括向所选字线的一端 施加控制栅极电压，其中所选字线与沿着所选字线的非易失性存储元件的集合通信。该方 法还包括在控制栅极电压已经到达该集合中的非易失性存储元件的第一子集中的所有非 易失性存储元件之后，感测第一子集，以及在控制栅极电压已经到达该集合中的非易失性 存储元件的第二子集中的所有非易失性存储元件之前，感测第二子集。在另一实施例中，一种用于操作非易失性存储器的方法包括向所选字线的一端 施加电压，其中所选字线与沿着所选字线的非易失性存储元件的集合通信，并且该电压传 播到各非易失性存储元件。该方法还包括同时感测(a)基于电压从该字线的该端到该集 合中的至少第一非易失性存储元件的传播时间，准备好被感测的至少第一非易失性存储元 件，以及(b)基于电压从该字线的该端到该集合中的至少第二非易失性存储元件的传播时 间，准备好被感测的至少第二非易失性存储元件。另外，处理从感测至少第一非易失性存储 元件而获得的数据，并且忽略从感测至少第二非易失性存储元件而获得的数据。在另一实施例中，一种存储系统包括非易失性存储元件的集合、与非易失性存储 元件的集合通信的字线、以及至少一个控制电路。该至少一个控制电路向所选字线的一端 施加控制栅极电压，在控制栅极电压已经到达该集合中的非易失性存储元件的第一子集中 的所有非易失性存储元件之后，感测第一子集，以及在控制栅极电压已经到达该集合中的 非易失性存储元件的第二子集中的所有非易失性存储元件之前，感测第二子集。在另一实施例中，一种用于操作非易失性存储器的方法包括接收读取命令，以及 将非易失性存储元件的集合中的第一子集识别为包括由读取命令请求的数据，其中非易失 性存储元件的集合与所选字线通信。该方法还包括基于该识别确定用于感测第一子集的 指定时间，向所选字线一端施加控制栅极电压，在该指定时间感测非易失性存储元件的第 一子集，以及在该指定时间感测非易失性存储元件的第二子集。在该指定时间时，控制栅极 电压已经到达第一子集中的所有非易失性存储元件，但还未到达第二子集中的所有非易失 性存储元件。可以提供用于执行在此提供的方法的相应方法、系统和计算机或处理器可读存储 器件。附图说明图1是NAND串的顶视图。图2是图1的NAND串的等效电路图。图3是NAND闪存元件的阵列的框图。图4描绘了在衬底上形成的NAND串的截面图。图5描绘了存储元件的块。图6描绘了具有全位线配置的、排列在多个子集中的存储元件的集合。图7描绘了具有奇偶位线配置的、排列在多个子集中的存储元件的集合，。图描绘了对于不同读取电压的字线电压相对时间。图8b描绘了在编程期间使用的脉冲串。图8c描绘了在沿着字线的不同位置处对于一个读取电压的字线电压相对时间。图9描绘了编程方法。图10描绘了读取方法。图11是NAND闪存元件的阵列的框图。图12描绘了主机控制器和存储器器件的概况。图13是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。 具体实施例方式本专利技术提供用于优化非易失性存储系统中在读取操作期间的吞吐量的方法和装置。适合于实现本专利技术的存储器系统的一个例子使用NAND闪存结构，其包括在两个 选择栅极之间串联排列多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示 出一个NAND串的顶视图。图2是其等效电路。图1和图2描绘的NAND串包括串联并夹 在第一选择栅极120和第二选择栅极122之间的四个晶体管100、102、104和106。本文档来自技高网...

【技术保护点】
一种用于操作非易失性存储器的方法，包括：　　向所选字线（６１０）的一端施加控制栅极电压，所述所选字线与沿着所述所选字线的非易失性存储元件的集合相通信；以及　　在所述控制栅极电压已经到达所述集合中的非易失性存储元件的第一子集（６７０）中的所有非易失性存储元件之后，感测所述第一子集；以及　　在所述控制栅极电压已经到达所述集合中的非易失性存储元件的第二子集（６７５）中的所有非易失性存储元件之前，感测所述第二子集。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：马克·穆林，
申请(专利权)人：桑迪士克以色列有限公司，
类型：发明
国别省市：IL