本发明专利技术公开了一种非易失性存储单元及其数据编程、读取、擦除方法，该非易失性存储单元包括晶体管，所述晶体管包括：漏极、源极、栅极和衬底，其中，所述栅极与字线连接；所述漏极与位线连接；所述源极与源线连接；所述衬底与衬底线连接。本发明专利技术所述的非易失性存储单元及其制造方法，与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，存储单元的面积能够随逻辑工艺的缩小而缩小。
【技术实现步骤摘要】
本专利技术主要涉及半导体存储器件，尤其涉及。
技术介绍
非易失性存储器芯片广泛用于电子产品、计算机、通讯器件、消费电子以及其他需要数据掉电保存的应用上。非易失性存储器包括多种类型，其中，EPR0M、闪存(Flash Memory)等类型均具有编程与擦写功能。
技术实现思路
有鉴于此，本专利技术的目的在于提供，其与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，并且存储单元的面积可随工艺的缩小而缩小。根据本专利技术的一方面，提供了一种非易失性存储单元，包括晶体管，所述晶体管包括漏极、源极、栅极和衬底，其中，所述栅极与字线连接；所述漏极与位线连接；所述源极与源线连接；所述衬底与衬底线连接。根据本专利技术的一个特征，所述晶体管包括第一重掺杂区、第二重掺杂区、多晶硅层、衬底、非对称轻掺杂区、第一侧墙、第二侧墙和氧化硅层；其中，所述氧化硅层位于所述衬底上；所述多晶硅层、所述第一侧墙、所述第二侧墙均位于所述氧化硅层上；所述第一侧墙、所述第二侧墙分别位于所述多晶硅层的两侧；所述非对称轻掺杂区邻接于所述第二重掺杂区和所述氧化硅层。根据本专利技术的另一个特征，所述第一侧墙，位于所述第一、第二漏极之上，用于存储电荷。根据本专利技术的另一个特征，所述氧化硅层的厚度等于标准半导体逻辑工艺下的厚栅氧晶体管的氧化硅层的厚度。根据本专利技术的另一方面，提供了一种对非易失性存储单元的数据编程方法，其中，所述编程方法包括在字线上施加字线编程电压；在位线上施加位线编程电压；在源线上施加源线编程电压；在衬底线上施加衬底线编程电压。根据本专利技术的一个特征，预先设定数据存储规则，根据数据存储规则对所述非易失性存储单元进行编程来实现数据的存储。根据本专利技术的另一个特征， 所述数据存储规则包括对晶体管1编程表示存储数据“1”，不对晶体管1编程表示存储数据“0” ；或者对晶体管1编程表示存储数据“0”，不对晶体管1编程表示存储数据“1”。根据本专利技术的另一个特征，经过编程的晶体管的源漏极之间的导通电流小于初始导通电流；未经过编程的晶体管的源漏极之间的导通电流等于初始导通电流。根据本专利技术的另一方面，提供了一种对非易失性存储单元的数据读取方法，其中，所述非易失性存储单元包括第一晶体管，所述第一晶体管包括第一漏极、第一源极、第一栅极和第一衬底，其中，所述第一栅极与字线连接；所述第一漏极与位线连接；所述第一源极与源线连接；所述第一衬底与衬底线连接；所述读取方法包括在字线上施加字线读取电压；在位线上施加位线读取电压；在源线上施加源线读取电压；在衬底线上施加衬底线读取电压；通过检测所述第一晶体管的源漏极之间的导通电流，确定非易失性存储单元中存储的数据。根据本专利技术的一个特征，设置读取参考单元、选择单元、电流转换单元和电流比较单元；所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中，所述第二栅极与字线连接；所述第二漏极与参考位线连接；所述第二源极与参考源线连接；所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；所述电流比较单元，用于将第一晶体管的源漏极之间的导通电流与读取参考电流进行比较，根据比较结果确定非易失性存储单元中存储的数据。根据本专利技术的另一个特征，所述电流转换单元包括电流镜电路。根据本专利技术的另一个特征，设置读取参考单元、选择单元、电流转换单元、第一电流电压转换单元、第二电流电压转换单元和电压比较单元；所述读取参考单元包括第二晶体管，所述第二晶体管包括第二漏极、第二源极、第二栅极和第二衬底，其中，所述第二栅极与字线连接；所述第二漏极与参考位线连接；所述第二源极与参考源线连接；所述第二衬底与衬底线连接；所述选择单元，用于选择导通第一晶体管的源线，并输出第一晶体管的源漏极之间的导通电流；所述电流转换单元，用于按照预定比例将第二晶体管的初始导通电流转换为读取参考电流；所述第一电流电压转换单元，用于将第一晶体管的源漏极之间的导通电流转换为读取电压；所述第二电流电压转换单元，用于将读取参考电流转换为读取参考电压；所述电压比较单元，用于将读取电压与读取参考电压进行比较，根据比较结果确定非易失性存储单元中存储的数据。根据本专利技术的另一方面，提供了一种对非易失性存储单元的数据擦除方法，其中，所述数据擦除方法包括在字线上施加字线擦除电压；在位线上施加位线擦除电压；在源线上施加源线擦除电压；在衬底线上施加衬底线擦除电压；其中，经过擦除的所述晶体管的源漏极之间的导通电流等于初始导通电流。本专利技术所述的非易失性存储单元及其数据编程、读取、擦除方法，与现有逻辑工艺尤其是深亚微米逻辑工艺完全兼容，本专利技术中的非易失性存储单元的面积能够随现有逻辑工艺的缩小而缩小。本专利技术中的非易失性存储单元利用非对称轻掺杂区的晶体管的侧墙存储电荷，通过控制侧墙的存储电荷的多少来控制存储单元的源漏极之间的导通电阻，以改变存储单元中的晶体管的源漏极之间的导通电流，从而能够通过比较存储单元的多个晶体管的源漏极之间的导通电流的差异来确定存储的数据。附图说明图1为基于逻辑工艺的标准厚栅氧晶体管的结构图；图2为本专利技术实施例中作为非易失性存储单元的晶体管的结构图3为本专利技术实施例中非易失性存储单元的结构图；图4为本专利技术实施例中对非易失性存储单元进行数据编程的示意图；图5为本专利技术实施例中对非易失性存储单元进行数据读取的第一种方式的示意图；图6为本专利技术实施例中对非易失性存储单元进行数据读取的第二种方式的示意图；图7为本专利技术实施例中对非易失性存储单元进行数据擦除的示意图。 具体实施例方式下面结合附图详细描述本专利技术的具体实施例。图1为基于逻辑工艺的标准厚栅氧晶体管的结构图，图1中，标准厚栅氧晶体管包括第一重掺杂区101、第二重掺杂区102、多晶硅层103、衬底104、第一轻掺杂区105、 第二轻掺杂区106、第一侧墙107、第二侧墙108和氧化硅层109。根据图1可知，标准厚栅氧晶体管包括对称的第一轻掺杂区105、第二轻掺杂区 106。其中，第一重掺杂区101、第二重掺杂区102为N型重掺杂区，衬底104为P型阱。标准厚栅氧晶体管在逻辑工艺中用于实现输入输出电路。在0. 13微米的半导体制造工艺下， 标准厚栅氧晶体管的氧化硅层109的厚度一般为6-8纳米。在不同的半导体制造工艺下， 标准厚栅氧晶体管的氧化硅层109的厚度也有所不同。图2为本专利技术实施例中作为非易失性存储单元的晶体管的结构图，图2中，本专利技术实施例中作为非易失性存储单元的晶体管包括第一重掺杂区201、第二重掺杂区202、多晶硅层203、衬底204、轻掺杂区205、第一侧墙206、第二侧墙207和氧化硅层208。其中，氧化硅层208位于衬底204上；多晶硅层203、第一侧墙206、第二侧墙207均位于氧化硅层208上；第一侧墙206、第二侧墙207分别位于多晶硅层203的两侧；轻掺杂区205邻接于第二重掺杂区202和氧化硅层208。氧化硅层208的厚度等于标准半导体逻辑工艺下的厚栅氧层晶体管的氧化硅层的厚度。根据图2可知，本专利技术实施例中作为非易失性存储单元的晶体管仅包括轻掺杂区 205，属于非对称轻掺杂区型晶体管。将本本文档来自技高网...
【技术保护点】
１．一种非易失性存储单元，其特征在于，包括晶体管，所述晶体管包括：漏极、源极、栅极和衬底，其中，所述栅极与字线连接；所述漏极与位线连接；所述源极与源线连接；所述衬底与衬底线连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘奎伟，
申请(专利权)人：北京兆易创新科技有限公司，
类型：发明
国别省市：11
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