堆叠式芯片封装结构及方法技术

一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体。所述基板包括多个引脚、收容部和凹陷部，所述凹陷部位于所述基板的中间区域并被所述引脚环绕。所述收容部位于所述凹陷部的下方并与所述凹陷部连通。所述第一芯片固定于所述引脚并隐藏于所述凹陷部中。所述第二芯片固定于所述第一芯片并收容于所述收容部中。所述封胶体将所述基板、所述第一芯片及所述第二芯片封装于其内，并填充所述凹陷部和所述收容部。本发明专利技术还提供一种堆叠式芯片封装方法。本发明专利技术提供的堆叠式芯片封装结构及方法，通过将第一芯片和第二芯片隐藏于基板中，缩小了产品体积。

【技术实现步骤摘要】

本专利技术涉及半导体封装技术，特别涉及一种。
技术介绍
现有的堆叠式芯片封装结构，是将第一芯片堆叠于基板的顶面再将第二芯片堆叠于第一芯片的顶面。然而，这种封装结构体积较大，不能满足电子产品小型化的发展趋势， 且成本较高。
技术实现思路
有鉴于此，需提供一种能减少体积的堆叠式芯片封装结构。还需提供一种能减少体积的堆叠式芯片封装方法。一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体。所述基板包括多个引脚、收容部和凹陷部，所述凹陷部位于所述基板的中间区域并被所述引脚环绕。所述收容部位于所述凹陷部的下方并与所述凹陷部连通。所述第一芯片固定于所述引脚并隐藏于所述凹陷部中。所述第二芯片固定于所述第一芯片并收容于所述收容部中。所述封胶体将所述基板、所述第一芯片及所述第二芯片封装于其内，并填充所述凹陷部和所述收容部。一种堆叠式芯片封装方法，包括提供基板，所述基板包括多个引脚、收容部和凹陷部；将第一芯片固定于所述引脚并隐藏于所述凹陷部中；翻转所述基板，将所述第二芯片固定于所述第一芯片并收容于收容部中；在所述基板的底面粘贴胶膜；及将所述第一芯片、第二芯片和所述基板封装于封胶体内并去除胶膜，以形成封装体；其中，所述封胶体填充所述凹陷部和所述收容部。本专利技术的堆叠式芯片封装结构，通过将第一芯片和第二芯片隐藏于基板中，缩小了产品体积。附图说明图1是本专利技术的堆叠式芯片封装结构无封胶体的组装剖视示意图。图2是图1所示堆叠式芯片封装结构的俯视图。图3(a)至图3(f)是本专利技术的堆叠式芯片封装方法的流程示意图。主要元件符号说明堆叠式芯片封装结构100封胶体10基板20本体21第一侧壁210第二侧壁230引脚23承载部232阻挡部234凹陷部25收容部27弟心/T30锡球32,42Λ-Λ- ~· -H- LL 弟一心片40胶膜50具体实施例方式图1是本专利技术的堆叠式芯片封装结构100无封胶体10的组装剖视示意图。请同时参考图3(e)，本专利技术的堆叠式芯片封装结构100包括封胶体10、基板20、第一芯片30及第二芯片40。请参考图1和图2，基板20为框架结构，其包括本体21、多个引脚23、收容部27及凹陷部25。本体21包括一对相对的第一侧壁210和一对相对的第二侧壁230，所述第一侧壁210和所述第二侧壁230分别垂直相连。所述引脚23相互独立并分别与本体21相连。在本实施方式中，所述引脚23为6 个。其中，每一个第一侧壁210的内壁分别连接一对引脚23，每一个第二侧壁230的内壁分别连接一个引脚23。在其它实施方式中，每一个第一侧壁210和第二侧壁230的内壁分别连接一个或多个引脚23。每一个引脚23的顶面的内端缘处被半蚀刻，从而形成台阶状。每一个引脚23包括承载部232和阻挡部幻4，阻挡部234的顶面高于承载部232的顶面。承载部232的高度大致等于第二芯片40的厚度。阻挡部234的高度大于第一芯片30的厚度。因阻挡部234的顶面高于承载部232的顶面，从而在基板20的中间区域形成凹陷部25，即凹陷部25位于基板20的中间区域并被阻挡部234环绕，且凹陷部25的深度大于第一芯片30的厚度。收容部27由所述承载部232围成，用于收容第二芯片40。收容部27位于凹陷部 25的下方并与凹陷部25连通，且凹陷部25的深度大致等于第二芯片40的厚度。基板20的背面还粘贴胶膜50 (请参考图3(d))，用于固定所述引脚23，并防止后续封胶时的溢胶问题。第一芯片30包括多个锡球32，通过所述锡球32电性连接于所述引脚23的承载部 232，即第一芯片30固定于引脚23。组装后，第一芯片30的顶面低于阻挡部234的顶面，即第一芯片30隐藏于基板20的凹陷部25中。第二芯片40包括多个锡球42，通过所述锡球42固定于第一芯片30。组装后，第二芯片40收容于收容部27中，且第二芯片40的顶面与每一个引脚23的底面平齐。请参考图3(e)，封胶体10将第一芯片30、第二芯片40及基板20封装于内，封胶体10的外缘与基板20的外缘平齐，且封胶体10填充第一芯片30的锡球32之间的间隙、第二芯片40的锡球42之间的间隙、每一个引脚23分别与第一芯片30和第二芯片40之间的间隙及本体21的顶面，即封胶体10填充本体21的顶面、凹陷部25及收容部27，且基板 20的各引脚23外露于封胶体10底面外形成各自独立不相连状，待封胶体10固化后，撕去粘贴于基板20底面的胶膜50，即形成堆叠式芯片封装结构100。在本实施方式中，封胶体 10为黑胶。因第一芯片30隐藏于基板20的凹陷部25中，且第二芯片40隐藏于基板20的收容部27中，即第一芯片30和第二芯片40分别隐藏于基板20中，从而减少了堆叠式芯片封装结构100的高度，即缩小了产品体积并节约了成本。因封胶体10填充第一芯片30的锡球32之间的间隙、第二芯片40的锡球42之间的间隙、每一个引脚23分别与第一芯片30和第二芯片40之间的间隙及本体21的顶面，从而增进基板20与封胶体10之间的连接力，提高水气渗入堆叠式芯片封装结构100内部的困难度，进而确保堆叠式芯片封装结构100具有良好的可靠度。图3(a)至图3(f)为本专利技术的堆叠式芯片封装方法的流程示意图。步骤1 提供基板20(图3(a))。在本实施方式中，基板20包括本体21、多个引脚 23、收容部27及凹陷部25。所述引脚23相互独立并分别与本体21相连。每一个引脚23 的顶面的内端缘处被半蚀刻，从而形成台阶状。每一个引脚23包括承载部232和阻挡部 234，阻挡部234的顶面高于承载部232的顶面。承载部232的高度大致等于第二芯片40 的厚度。阻挡部234的高度大于第一芯片30的厚度。收容部27由所述承载部232围成， 用于收容第二芯片40。凹陷部25位于基板20的中间并被阻挡部234环绕。凹陷部25与收容部27连通，且凹陷部25的宽度小于收容部27的宽度。步骤2 将第一芯片30电性连接于基板20的引脚23并收容于凹陷部25中(图 3(b))。步骤3 翻转基板20，将第二芯片40固定于第一芯片30的底面并收容于收容部27 中(图 3(c))。步骤4 在基板20的底面粘贴胶膜50 (图3 (d))。步骤5 用封胶体10将第一芯片30、第二芯片40及基板20进行封装并去除胶膜 50，以形成封装体(图3(e))。在本实施方式中，封胶体10为黑胶。步骤6 将多个堆叠式芯片封装结构100堆叠在一起组装(图3 (f))。在其它实施方式中，也可以没有步骤6。权利要求1.一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体，其特征在于 所述基板包括多个引脚、收容部和凹陷部，所述凹陷部位于所述基板的中间区域并被所述引脚环绕，所述收容部位于所述凹陷部的下方并与所述凹陷部连通； 所述第一芯片固定于所述引脚并隐藏于所述凹陷部中； 所述第二芯片固定于所述第一芯片并收容于所述收容部中；及所述封胶体将所述基板、所述第一芯片及所述第二芯片封装于其内； 其中，所述封胶体填充所述凹陷部和所述收容部。2.如权利要求1所述的堆叠式芯片封装结构，其特征在于，所述基板为框架结构，所述框架结构包括本体，所述引脚与所述本体连接。3.如权利要求2所述的堆叠式芯片封装结构，其特征在于，每一本文档来自技高网...

【技术保护点】
１．一种堆叠式芯片封装结构，包括基板、第一芯片、第二芯片及封胶体，其特征在于：所述基板包括多个引脚、收容部和凹陷部，所述凹陷部位于所述基板的中间区域并被所述引脚环绕，所述收容部位于所述凹陷部的下方并与所述凹陷部连通；所述第一芯片固定于所述引脚并隐藏于所述凹陷部中；所述第二芯片固定于所述第一芯片并收容于所述收容部中；及所述封胶体将所述基板、所述第一芯片及所述第二芯片封装于其内；其中，所述封胶体填充所述凹陷部和所述收容部。

【技术特征摘要】

【专利技术属性】
技术研发人员：肖俊义，
申请(专利权)人：国碁电子中山有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：44