快闪存储器及其读出放大电路制造技术

本发明专利技术提供了一种快闪存储器及快闪存储器的读出放大电路，该读出放大电路包括：第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线，从而使得快闪存储器工作效率提高。

【技术实现步骤摘要】

本专利技术涉及快闪存储器
，特别涉及快闪存储器及其读出放大电路。
技术介绍
快闪存储器是目前广泛应用的非挥发性存储器，其包括阵列排列的存储单元。通常所述存储单元由晶体管和电容器构成，其中对存储单元进行信息写入和读出的过程是通过对电容器进行充放电来实现的。实现从快闪存储器中读取数据，通常首先通过字线和位线从多个存储器单元中选择存储器单元，接着通过位线将预定的电压输入至选中的存储器单元，对存储器单元充电， 然后利用读出放大电路之类的器件，读出流过存储器单元的电流的变化，由此来读取存储在存储器单元中的数据，作为存储的信息。现有的读出放大电路通常包括三种电流镜型、 锁存型和负载型。其中，由于电流镜型和锁存型结构对噪声的免疫能力比较差，因此不适合低电平电压下快闪存储器中读取操作的应用。图1所示是一种现有的包括负载型的读出放大电路的快闪存储器，如图1所示，包括预充单元10，用于对选中的位线BL电压进行预充，例如为采用栅漏连接的低压PMOS管； 译码电路11，用于选择读取的位线BL ；字线WL，用于连接存储单元和读出放大电路；存储单元12，用于存储数据；钳位电路13，与位线BL相连，用于钳位位线BL的充电电压；节点15 为PMOS管10的漏极和钳位电路13相电连接的公共端；输出单元14，用于比较节点15的电流/电位和参考电流/电位，并输出比较结果。在读取存储单元之前，预充单元10打开，通过位线BL对存储单元进行充电，位线 BL电压(即节点16的电位)升高，钳制单元13的增益为0，当节点16的电压升高到预定值，则钳制单元13的增益突变，使得钳制单元13关闭，钳制单元13的增益保持不变，在该过程中节点15的电压随节点16升高，从而达到高电平。在读取存储单元时，预充单元10打开，由译码电路11选中存储单元，存储单元的电压被读到节点16上，钳制单元13的PMOS管处于不完全关断状态，经过PMOS管的电流被钳制到与位线相同的值。例如输出单元包括电流镜和比较器，则位线电流经过电流镜的输入晶体管17和镜像晶体管18获得镜像电流Lu，然后经过比较镜像电流Lii和参考电流的结果对升高或降低节点19的电压，并根据节点19的电压输出数据。例如在申请号03127464. 1的中国专利文献中也提供了一种读取电路及包括该电路的半导体存储装置，其中通过为上述读取电路增加预充电电路来提高充电速度。但是上述传统的负载型结构的读出放大电路由于受预充路径存在的电流瓶颈的影响，都会导致预充速度很慢，这样使得预充时间过长，造成快闪存储器工作效率低。
技术实现思路
本专利技术解决的技术问题是提供一种快闪存储器及其读出放大电路，使得快闪存储器工作效率提高。为了解决上述问题，本专利技术提供了一种快闪存储器的读出放大电路，包括第一预充单元，第一预充单元输入端输入高电平，第一预充单元输出端连接至第一节点，第一预充单元控制端控制第一预充单元使其导通为第一节点充电；第一钳制单元，第一钳制单元输入端连接至第一节点，第一钳制单元输出端连接至位线；输出单元，输出单元输入端连接至所述第一节点，输出单元输出端为所述读出放大电路的输出端；还包括第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线。优选的，所述第二预充单元包括第一 PMOS管和第二 PMOS管，其中第一 PMOS管源极连接至高电平、第一 PMOS管的栅极与漏极连接至第二节点，第二 PMOS管的源极连接至高电平，漏极连接至第二节点，栅极连接至所述第二预充单元控制端。优选的，第二钳制单元包括第二反相器和第二 NMOS管，所述第二反相器的输入端连接位线，第二反相器输出端连接第二 NMOS管的栅极，第二 NMOS管的源极连接位线，第二 NMOS管的漏极通过电流源连接至第二节点。优选的，所述读出放大电路还包括开关单元，所述第二钳制单元的输出端通过所述开关单元连接至位线，且开关单元控制端控制第二钳制单元与第二节点之间的通或断。优选的，所述读出放大电路还包括缓冲单元，所述第二钳制单元的输出端通过缓冲单元连接至开关单元的输入端。优选的，所述第一预充单元包括第三PMOS管、第四PMOS管，其中第三PMOS管源极连接至高电平、第三PMOS管的栅极与漏极连接至第一节点，第四PMOS管的源极连接至高电平，漏极连接至第一节点，栅极连接至所述第一预充单元控制端。优选的，第一钳制单元包括第一反相器和第一 NMOS管，所述第一反相器的输入端连接位线，第一反相器输出端连接第一 NMOS管的栅极，第一 NMOS管的源极连接位线，第一 NMOS管的漏极连接至第一节点。优选的，所述输出单元包括第五PMOS管、电流源和缓冲器，其中第五PMOS管的源极连接至第三节点，栅极连接至第一节点，第三节点和地之间连接有所述电流源，所述缓冲器的输入端连接至所述第一节点，输出端连接至输出单元输出端。相应的，本专利技术还提供了一种包括上述读出放大电路的快闪存储器，还包括通过位线与读出放大电路相连的译码电路，与译码电路相连的存储单元阵列。与现有技术相比，本专利技术主要具有以下优点本专利技术通过增加充电通道，例如设置第一预充单元和第一钳制单元构成的第一条充电路径以及第二预充单元和第二钳制单元构成的第二条充电路径给存储单元充电，这样使得充电速度更快，从而使得快闪存储器工作效率提高。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1是一种现有的一种快闪存储器的电路图；图2是本专利技术的读出放大电路一实施例的示意图；图3为本专利技术的读出放大电路另一实施例的电路图；图4为本专利技术的快闪存储器一实施例的电路图。具体实施例方式由
技术介绍
可知，现有的读出放大电路由于充电路径受到钳制单元的限制，使得充电的速度受到影响。例如如图1所述的读出放大电路，通常钳制单元中的NMOS管很小， 这样会使得充电速度很慢，从而使得快闪存储器工作效率很低，NMOS管增大，可以提高节点 16的电流，但是又容易造成反馈电路的负载很大，导致钳制单元中反馈速度较慢，即钳制速度较慢，而节点16的电流较大，因此使得节点16(即位线)电压升高到钳位电路应该钳制到的电压以上(即over shooting现象)，从而造成读出数据的误差。本专利技术的专利技术人经过大量的实验，得到了一种快闪存储器的读出放大电路，通过增加充电通道，例如设置第一预充单元和第一钳制单元构成的第一条充电路径以及第二预充单元和第二钳制单元构成的第二条充电路径给存储单元充电，这样使得存储单元的充电速度更快，从而使得快闪存储器工作效率提高，并且不会产生over shooting现象。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实现方式做详细的说明。本专利技术利用示意图进行详细描述，在详述本专利技术实施例时， 为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限本文档来自技高网...

【技术保护点】
１．一种快闪存储器的读出放大电路，包括：第一预充单元，第一预充单元输入端输入高电平，第一预充单元输出端连接至第一节点，第一预充单元控制端控制第一预充单元使其导通为第一节点充电；第一钳制单元，第一钳制单元输入端连接至第一节点，第一钳制单元输出端连接至位线；输出单元，输出单元输入端连接至所述第一节点，输出单元输出端为所述读出放大电路的输出端；其特征在于，还包括：第二预充单元，第二预充单元输入端输入高电平，第二预充单元输出端连接至第二节点，第二预充单元控制端控制第二预充单元使其导通为第二节点充电；第二钳制单元，第二钳制单元输入端连接至第二节点，第二钳制单元输出端通过电流源连接至地电位，并且第二钳制单元输出端连接至位线。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31