双多晶硅闪存的堆叠式电容器及其制造方法技术

本发明专利技术提供了一种双多晶硅闪存的堆叠式电容器及其制造方法。此堆叠式电容器是由下电极、下介电层、中电极、上介电层及上电极所组成，其中下电极为基底中的掺杂区域。此堆叠式电容器的制程能完整地整合于双多晶硅闪存的制程中。

【技术实现步骤摘要】

本专利技术有关于一种闪存，且特别是有关于一种。
技术介绍
各种集成电路时常要将电容器、电阻、晶体管、二极管等各式电路元件整合在一起。在模拟集成电路中，电容器通常是用来确保模拟集成电路能够正常运作。在数字集成电路中，通常是用来提供个别储存位在储存信息时所需的电荷储存位置。众所周知，要增加电容器的电容量，最重要为增加电容器电板的面积与增加电容器电板间的绝缘层的介电常数及其厚度。然而在元件尺寸(当然包含电容器的面积)日益缩小的情况下，需要更加小心来检视影响电容器电容量的各种因素，以防止进一步减少电容器的电容量而影响集成电路的功能。也就是，必须要找出解决方案来同时满足提升集成电路密度以及增加电容器电容量的两种相反需求。
技术实现思路
因此，本专利技术的一个目的在于提供一种双多晶硅闪存的堆叠式电容器，以同时满足提升集成电路密度以及增加电容器电容量的两种相反需求。本专利技术的另一个目的在于提供一种双多晶硅闪存的堆叠式电容器的制造方法。为实现上述目的，本专利技术提供了一种双多晶硅闪存的堆叠式电容器，该堆叠式电容器至少包含一下电极，其中该下电极包含基底中的第一掺杂区，并与该闪存的穿遂掺杂区同时形成；一下介电层，位于该下电极之上，其中该下介电层与该闪存的穿遂介电层同时形成；一中电极，位于该下介电层之上，其中该中电极与该闪存的浮栅同时形成；一上介电层，位于该中电极之上并暴露出部分的该中电极，其中该上介电层与该闪存的中央介电层同时形成；以及一上电极，位于该上介电层之上，其中该上电极与该闪存的控制栅同时形成。此堆叠式电容器是由下电极、下介电层、中电极、上介电层及上电极所组成。其中下电极为基底中的掺杂区域，且有部分的中电极是没有被上介电层及上电极所覆盖，以利于与电路节点连接。为实现上述目的，本专利技术还提供了一种双多晶硅闪存的堆叠式电容器的制造方法，该堆叠式电容器的制造方法至少包含形成该堆叠式电容器的一下电极，其中该下电极包含基底中的第一掺杂区，并与该闪存的穿遂掺杂区同时形成；依序形成一第一介电层与一第一导电层于该基底上；同时图案化该第一介电层与该第一导电层，其中该第一介电层被图案化形成该堆叠式电容器的下介电层及该闪存的穿遂介电层，该第一导电层被图案化形成该堆叠式电容器的中电极及该闪存的浮栅，其中该下介电层覆盖在部分的该第一掺杂区之上，该中电极位于该下介电层之上；依序形成一第二介电层与一第二导电层于该基底上；以及同时图案化该第二介电层与该第二导电层，其中该第二介电层被图案化形成该堆叠式电容器的上介电层及该闪存的中央介电层，该第二导电层被图案化形成该堆叠式电容器的上电极及该闪存的控制栅，其中该上介电层位于部分的该中电极之上，该上电极位于该上介电层之上。此堆叠式电容器的制程能完整地整合于双多晶硅闪存的制程中。下电极是与闪存的穿遂掺杂区同时形成。下介电层是与闪存的穿遂介电层同时形成。中电极是与闪存的浮栅同时形成。上介电层是与闪存的中央介电层同时形成。上电极是与闪存的控制栅同时形成。由于使用堆叠式电容器，电容器所需面积可以大幅缩小而不会牺牲其电容量，以同时满足提升集成电路密度以及增加电容器电容量的两种相反需求。而且上述堆叠式电容器的制程可以完全地整合至现有的双多晶硅闪存的制程中。附图说明图IA为堆叠栅闪存的剖面结构示意图。图IB为依据本专利技术一实施例的一种堆叠式电容器的剖面结构示意图。图2A、3A、4A为图IA的堆叠栅闪存的制造流程剖面结构示意图。图2B、3B、4B为图IB的堆叠式电容器的制造流程剖面结构示意图。图5显示线宽0. 18 μ m的堆叠式电容器的电容-电压曲线。主要附图标记说明100 基底102:绝缘结构104a、104b、104d:N 井106c、106d:P 井108a :N型穿遂掺杂区108d:下电极110a:穿遂介电层IlOd:下介电层112a:浮栅112d:中电极114a:中央介电层114b、114c 栅介电层114d:上介电层116a:控制栅116b、116c:栅极116d:上电极118a、118b、118c 源极 / 漏极118d:掺杂区120 =P型快闪存储胞122 =P型金氧半晶体管124 =N型金氧半晶体管126:堆叠式电容器具体实施例方式依据上述，提供一种双多晶硅闪存(double-poly flash memory)的堆叠式电容器 (stacked capacitor) 0此堆叠式电容器的制程能完整地整合于现有的双多晶硅闪存的制程中。在下面的叙述中，将会介绍上述的堆叠式电容器的例示结构与其例示的制造方法。为了容易了解所述实施例之故，下面将会提供不少技术细节。当然，并不是所有的实施例皆需要这些技术细节。同时，一些广为人知的结构或元件，仅会以示意的方式在图式中绘出，以适当地简化图式内容。图IA为堆叠栅(stacked-gate)闪存的剖面结构示意图，图IB为依据本专利技术一实施例的一种堆叠式电容器的剖面结构示意图。图IB的堆叠式电容器可与图IA的堆叠栅闪存的制程整合在一起。在图IA中，P型快闪存储胞(P-Flash cell) 120,P型金氧半晶体管(PMOS) 122以及N型金氧半晶体管(NMOS) IM形成于存储区域中，并以绝缘结构102将彼此分开。上述的绝缘结构102例如可为浅沟道隔离(shallow trench isolation ；STI)或场氧化层(field oxide ；FOX)。上述的P型快闪存储胞120与P型金氧半晶体管122分别位于N井10 及 N井104b之中。N型金氧半晶体管IM则位于P井106c之中。P型快闪存储胞120由穿遂介电层110a、浮栅(floating gate) 112a、中央介电层 114a、控制栅116a及源极/漏极118a所组成。其中源极/漏极118a位于N型穿遂掺杂区 (N-type tunneling implant region) 108a 之中。P 型金氧半晶体管 122 由栅介电层 114b、 栅极116b及源极/漏极118b所组成。N型金氧半晶体管124由栅介电层114c、栅极116c 及源极/漏极118c所组成。在图IB中，堆叠式电容器126形成于周边区域中。堆叠式电容器126由下电极 108c (为N型掺杂区)、下介电层110d、中电极112d、上介电层114d及上电极116d所组成。 其中，中电极112d有一部份暴露出来，没有被上介电层114d及上电极116d所覆盖住，以用来与一电路节点(circuit node)进行电性连接之用。位于下电极108d两侧的掺杂区118d 是要用来与另一电路节点进行电性连接之用。而且，上述的下电极108d位于P井106d之中，而P井106d位于N井104d之中。因此，下电极108c、下介电层IlOd与中电极112d组成第一电容器，而中电极112d、上介电层114d及上电极116d组成第二电容器。由于图IA中的P型快闪存储胞120与图IB中的堆叠式电容器126结构的相似性， 因此在图1A-1B中有许多部分是可以在同一步骤中完成的，分别列示于下。N井l(Ma、104b、 104d可以在同一步骤中形成；P井106c、106d也可以在同一步骤中形成；穿遂掺杂区108a 与下电极108d也可以在同一步骤中形成。穿遂介电层110本文档来自技高网...

【技术保护点】
１．一种双多晶硅闪存的堆叠式电容器，该堆叠式电容器至少包含：一下电极，其中该下电极包含基底中的第一掺杂区，并与该闪存的穿遂掺杂区同时形成；一下介电层，位于该下电极之上，其中该下介电层与该闪存的穿遂介电层同时形成；一中电极，位于该下介电层之上，其中该中电极与该闪存的浮栅同时形成；一上介电层，位于该中电极之上并暴露出部分的该中电极，其中该上介电层与该闪存的中央介电层同时形成；以及一上电极，位于该上介电层之上，其中该上电极与该闪存的控制栅同时形成。

【技术特征摘要】
2010.05.17 US 12/781,7201.一种双多晶硅闪存的堆叠式电容器，该堆叠式电容器至少包含一下电极，其中该下电极包含基底中的第一掺杂区，并与该闪存的穿遂掺杂区同时形成；一下介电层，位于该下电极之上，其中该下介电层与该闪存的穿遂介电层同时形成； 一中电极，位于该下介电层之上，其中该中电极与该闪存的浮栅同时形成； 一上介电层，位于该中电极之上并暴露出部分的该中电极，其中该上介电层与该闪存的中央介电层同时形成；以及一上电极，位于该上介电层之上，其中该上电极与该闪存的控制栅同时形成。2.根据权利要求1所述的双多晶硅闪存的堆叠式电容器，其中该下电极还包含一第二掺杂区，该第二掺杂区位于暴露出的该第一掺杂区之中。3.根据权利要求1所述的双多晶硅闪存的堆叠式电容器，其中该下介电层为一热氧化层或具有高介电常数的一介电层。4.根据权利要求1所述的双多晶硅闪存的堆叠式电容器，其中该中电极为一多晶硅层或一导电层，该上电极为一多晶硅层或一导电层。5.根据权利要求1所述的双多晶硅闪存的堆叠式电容器，其中该上介电层为氧化层-氮化层-氧化层的复合层或具有高介电常数的介电层。6.一种双多晶硅闪存的堆叠式电容器的制造方法，该堆叠式电容器的制造方法至少包含形成该堆叠式电容器的一下电极，其中该下...

【专利技术属性】
技术研发人员：张有志，沈安星，姜淳远，
申请(专利权)人：常忆科技股份有限公司，
类型：发明
国别省市：71