半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法。该半导体器件包括单元区域和外围区域，所述半导体器件还包括：保护环区域，其设置在所述单元区域与所述外围区域之间，并且所述保护环区域具有阻挡结构。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
近年来，随着半导体存储器件的数据存储容量增大并且集成度水平也增大，需要每个单位单元(cell，又称为晶胞)的尺寸变得更小。随着半导体器件的集成度变得更高， 栅极与连接至单元晶体管的位线之间的距离变得更近。因此，寄生电容值增大从而降低了半导体器件的操作可靠性。为了改善半导体器件的可靠性，已经提出一种埋入型栅极结构。 在该埋入型栅极结构中，在形成于半导体基板中的凹陷部内形成导电材料，并且用绝缘膜覆盖导电材料的上部从而可以将栅极埋入到半导体基板中。结果，更明确地限定了位线与形成于半导体基板上的位线触点插塞之间的电隔离。下面描述包括埋入型栅极的。图1是示出常规半导体器件的布局图。参考图1，半导体器件包括单元区域I和外围区域II。在单元区域I中，形成限定有源区15的器件隔离结构13，并且形成多个栅极25和多个位线(未示出)。栅极25是埋入型栅极，并且在栅极25之间的有源区15上形成位线触点插塞30。与栅极25垂直地形成与位线触点插塞30接触的位线(未示出)。图加和图2b是示出沿着图1中的线a-a’截取的剖视图，示出常规。参考图2a，蚀刻包括单元区域I和外围区域II的半导体基板10，以形成限定有源区15的用于器件隔离的沟槽。用氧化物膜填充该沟槽(未示出)以形成器件隔离结构13。 在单元区域I与外围区域II之间的分界部分形成一个集成式器件隔离结构13。蚀刻单元区域I中的器件隔离结构13和有源区15以形成凹陷部。在包括凹陷部在内的所得表面上形成栅极氧化物膜(未示出)和阻挡金属层(未示出)。阻挡金属层(未示出)包括氮化钛(TiN)膜。将导电材料20埋入到具有阻挡金属层(未示出)的凹陷部的下部中。导电材料20包括钨。在包括被导电材料20填充的凹陷部在内的所得结构上形成第一密封氮化物膜23以形成埋入型栅极25。参考图2b，蚀刻第一密封氮化物膜23以形成位线触点孔，并且用导电材料填充位线触点孔以形成位线触点插塞30。在包括位线触点插塞30在内的所得结构上形成第二密封氮化物膜35。在第二密封氮化物膜35的上部上面形成在外围区域II敞开的掩模图案 (未示出)。利用掩模图案作为掩模来移除外围区域II的第一密封氮化物膜23和第二密封氮化物膜35。对外围区域II执行用于形成栅极的栅极氧化工序以形成栅极氧化物膜40。移除掩模图案(未示出)。对单元区域I执行用于形成位线的工序，并且对外围区域II执行用于形成栅极的工序。由于在单元区域I中形成埋入型栅极25之后对外围区域II执行栅极氧化工序，所以由氧化工序产生的氧离子可以沿着如图2b中的路径“Α”所示的氧化路径移动。结果， 埋入型栅极25的作为阻挡金属层(未示出)的TiN膜被氧化。阻挡金属层的氧化导致栅极氧化物完整性(GOI)失败以及无限传感延迟(USD，unlimited sensing delay)失败。为了避免GOI失败和USD失败，单元区域的埋入型栅极与外围电路敞开掩模之间的重叠需要至少640nm以上的重叠量，并且敞开掩模的外围区域的栅极之间的距离需要至少740nm以上的间距。单元区域的埋入型栅极与外围区域的栅极之间的距离需要至少 1380nm以上的间距。然而，当单元区域与外围区域之间的最小距离增大时，晶粒(die)的尺寸也增大，这造成每片晶圆中的晶粒数目减少从而降低了成本效率。
技术实现思路
本专利技术涉及如下方法沿着单元区域与外围区域的分界部分形成用作保护环的有源区，并且在该有源区形成埋入型栅极或位线触点从而使单元区域可以具有完整密封结构，从而改善半导体器件的特性。根据本专利技术的实施例，一种半导体器件包括单元区域和外围区域，所述半导体器件还包括保护环区域，所述保护环区域设置在所述单元区域与所述外围区域之间并具有阻挡结构。所述阻挡结构具有埋入型栅极的形状。所述阻挡结构包括设置在限定于所述保护环区域中的沟槽内的导电材料和绝缘膜。所述导电材料包括钨、氮化钛膜及其组合。所述绝缘膜包括氮化物膜。所述绝缘膜形成在所述保护环区域和所述单元区域的上部上面。所述阻挡结构是形成于所述保护环区域上的插塞。所述插塞的尺寸与形成于所述单元区域中的位线触点插塞的尺寸大致相同。所述插塞包括选自如下群组中的一者，所述群组包括多晶硅层、金属层及其组合。根据本专利技术的实施例，一种半导体存储器件的制造方法包括提供如下基板，所述基板具有单元区域、保护环区域和外围区域，所述保护环区域设置在所述单元区域与所述外围区域之间；蚀刻所述保护环区域中的凹陷部以形成凹陷部；将导电材料填充到所述凹陷部中；以及在所述凹陷部内的所述导电材料上沉积绝缘膜以在所述保护环区域中形成阻挡结构。所述导电材料包括选自如下群组中的一者，所述群组包括钨、氮化钛膜及其组合。 所述绝缘膜包括氮化物膜，并且当所述绝缘膜被沉积在所述凹陷部中时所述绝缘膜被沉积在所述外围区域和所述保护环区域上，所述方法还包括利用仅使所述外围区域露出的掩模移除所述绝缘膜的将所述外围区域覆盖的部分。所述阻挡结构与所述单元区域中的栅极同时形成。所述保护环区域围绕所述单元区域的周围。根据本专利技术的实施例，一种半导体器件的制造方法包括在单元区域与外围区域之间形成保护环区域；在所述单元区域、所述保护环区域和所述外围区域上沉积绝缘膜； 蚀刻所述绝缘膜来形成触点孔以使所述保护环区域的一部分露出；在所述触点孔内沉积导电材料以形成触点插塞；以及移除覆盖所述外围区域的所述绝缘膜以将所述外围区域敞开，其中，所述触点插塞是在所述单元区域中形成位线触点插塞的同时形成的。所述触点插塞是虚设触点插塞并且构造成浮体(float)。所述绝缘膜包括氮化物膜。所述导电材料包括选自如下群组中的一者，所述群组包括多晶硅层、金属层及其组合。 所述触点插塞构造成防止氧离子迁移到所述单元区域中。在形成所述埋入型栅极时沉积所述绝缘膜。附图说明图1是示出常规半导体器件的布局图。图加和图2b是示出常规半导体器件的剖视图。图3是示出根据本专利技术实施例的半导体器件的布局图。图如至图4h是示出根据本专利技术实施例的半导体器件的制造方法的剖视图。图fe至图证是示出根据本专利技术另一实施例的半导体器件的制造方法的剖视图。具体实施例方式下面，将参考附图详细描述本专利技术。图3是示出根据本专利技术实施例的半导体器件的布局图。参考图3，半导体器件包括单元区域I和外围区域II。在单元区域I中，形成限定第一有源区105的器件隔离结构103，并且在第一有源区105中形成多个第一栅极125a。第一栅极12 可以是埋入型栅极，但是不限于此。在第一有源区105中，可以形成两个第一栅极12fe。在第一栅极12 之间的第一有源区105上形成位线触点插塞130。与第一栅极12 垂直地形成与位线触点插塞130接触的位线(未示出)。在单元区域I与外围区域II之间形成用作保护环(guard ring)的第二有源区 107。在第二有源区(或保护环区域)107中，形成第二栅极12恥。第二栅极12 可以是结构与第一栅极12 的结构大致相同的埋入型栅极。在本专利技术的实施例中，第二栅极12 不包含于有源区105中，而是位线触点插塞包含于有源区105的上部。第二有源区107中的第二栅极12 用作保护环结构以防止氧离子从外围区域II渗透至单元区域I中。图如至图4h是示出沿着图3中本文档来自技高网...

【技术保护点】
１．一种包括单元区域和外围区域的半导体器件，所述半导体器件包括：保护环区域，所述保护环区域设置在所述单元区域与所述外围区域之间，并且所述保护环区域具有阻挡结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李东根，金成贤，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR