封装晶片上的电子元件的方法技术

一种封装电子元件的方法，包括以下步骤：在半导体晶片的第一表面形成电子元件；在第一表面上形成包括被绝缘材料分开的导电迹线和通孔的互连叠层；在互连叠层上形成第一接合焊盘和第二接合焊盘；减薄半导体晶片，但至少除其周缘外；用第一树脂层充满该减薄区域；安装至少一个第一芯片在第一接合焊盘上，并且在第二接合焊盘上形成焊料凸块；沉积第二树脂层覆盖第一芯片，以及部分覆盖焊料凸块；在第一树脂层上粘接胶带；并且将结构划片成单独的芯片。

【技术实现步骤摘要】

本专利技术涉及一种在划片前封装形成在半导体晶片上的电子元件的方法，更特定地 涉及一种封装其上设置有电子芯片的电子元件的方法。
技术介绍
为了制造封装电子芯片，大量相同的电子元件被形成在半导体晶片内部及上方， 然后在电子元件上方形成一个或多个互连层将这些元件单元连在一起以及连至连接焊盘。 还可以在互连叠层的表面，在合适的接合焊盘(bonding pad)上设置电子芯片。完成这些 步骤后，器件被封装好，然后划片成单独的芯片。为了直接在形成有电子元件的晶片上封装这些电子元件，已知的方法是在该结构 的至少一面提供中间步骤即粘帖半导体晶片，也被称作处理晶片。处理晶片用来在不同的 封装步骤中以及在对形成有元件的半导体晶片进行减薄的步骤中起到加强结构的作用。已知方法的一个缺点是，应用这种处理晶片相对昂贵而且受限。事实上，这样的处 理晶片是较厚的半导体或玻璃晶片，其在粘帖和分离操作中被损坏。因此需要一种封装其上牢固设置有芯片的电子元件的方法，其不需要用到半导体 处理晶片，同时还能避免翘曲现象。
技术实现思路
本专利技术一个实施例的一个目的在于，提供一种直接在半导体晶片上封装其内部及 上方所形成的电子元件的方法。本专利技术一个实施例的另一个目的在于，提供一种适合于封装其上设置且接合有芯 片的电子元件的方法。本专利技术一个实施例的一个目的在于，提供一种避免划片前结构翘曲的问题的方法。因此，本专利技术的一个实施例提供了一种封装电子元件的方法，包括以下步骤(a)在半导体晶片的内部及第一表面上方形成电子元件；(b)在第一表面上形成包括被绝缘材料分开的导电迹线和通孔的互连叠层；(c)在互连叠层上形成第一接合焊盘和第二接合焊盘；(d)减薄半导体晶片，但至少除其周缘外；(e)用第一树脂层充满该减薄区域；(f)安装至少一个第一芯片在第一接合焊盘上，并且在第二接合焊盘上形成焊料 凸块；(g)沉积第二树脂层覆盖第一芯片，以及部分覆盖焊料凸块；(h)在第一树脂层上粘接胶带；并且(i)将结构划片成单独的芯片。根据本专利技术的一个实施例，步骤(a)进一步包括在半导体晶片的第一表面那侧形成充满导电材料的沟槽；步骤(d)用来暴露出所述晶片的下表面；并且步骤(d)之后还包括步骤，即在半导体晶片上的充满半导体材料的沟槽的位置处 形成第三接合焊盘，并且还包括步骤，即在第三接合焊盘上安装第二芯片。根据本专利技术的一个实施例，第一树脂层包含直径小于20 μ m的负载。根据本专利技术的一个实施例，第一芯片和第二芯片通过第二焊料凸块附着在相应的 接合区域上。根据本专利技术的一个实施例，第二焊料凸块的直径介于20μπι和100 μ m之间。根据本专利技术的一个实施例，第一、第二和第三接合焊盘由导电叠层形成。根据本专利技术的一个实施例，步骤(i)后还包括分离胶带的步骤。本专利技术的前述目的、特征和优点将结合附图在以下对具体实施例的非限制性描述 中详细论述。附图说明附图1-6是图示根据本专利技术的实施例的方法的各步骤所得结果的截面图。 具体实施例方式为了清楚起见，不同附图中的同样的部件用同样的附图标记标注，并且，按照对晶 片上电子元件的惯常表示法，各附图并非按规定比例绘制。为了避免在晶片上封装电子元件的步骤中使用处理晶片并且避免翘曲现象，本申 请的专利技术人提供了一种应用刚性树脂层和梁以使结构坚固的方法。附图1-6是图示根据实施例的封装方法的各步骤所得结果的截面图，该实施例提 供一种封装芯片，该封装芯片的前表面将要附着到半导体晶片的形成有电子元件的表面。 本文所述的方法特别适用于形成表面贴装型(SMT)电子芯片的叠层。在附图中示出了该方法的两种可选实施例A和B 在选择A中，芯片安装在形成在 半导体晶片内的电子元件的两个表面，然而在选择B中，芯片只安装在该半导体晶片的上 表面。在附图1所示的步骤，对选择A和选择B都公用的，开始于由例如硅形成的厚的半 导体晶片10(也可称为衬底)所构成的结构，在其内部及上方形成有电子元件。晶片10的 厚度可以介于500μπι和900μπι之间。请注意，在半导体晶片10内部及上方的元件可以任 意选择，并且任何电子元件都可以形成在晶片10的表面。进一步地，不像附图所示，在半导 体晶片10中一个挨一个地形成有很多电子元件。特别是，可以形成功率元件或保护元件。 所示出的晶片部分稍大于电子元件的范围。在选择A中，在每一电子元件的位置，半导体晶片10中形成有充满导电材料的沟 槽16。沟槽16将在半导体晶片10经过减薄步骤后形成硅通孔(through silicon via, TSV)。为达此目的，沟槽16相对较深，例如，深度从IOOym到200μπι。由于TSV结构本身 是公知的，下面就不再对它们的形成作深入描述。在沟槽16的壁上形成有薄绝缘层。互连叠层18形成在半导体晶片10的表面。该叠层包括一个或多个互连层(未详 细示出)，其中形成有彼此连接并通过导电通孔21连接至电子元件的导电迹线20。导电迹4线和导电通孔示意性地表示为水平线20和垂直线21并且被绝缘材料包围。在选择A中， 导电迹线和导电通孔还被一直提供来接触导电沟槽16。在互连叠层18的表面形成有绝缘层22，绝缘层22包括开口，以通过焊料凸块与安 装在其上的芯片连接。在绝缘层22中的开口位置形成有导电接合区域或焊盘24A和MB， 用来提高与连接于安装芯片的部件(MB)或焊料凸块Q4A)的连接性能。焊盘24A和MB 例如由凸块下金属(UBM)的叠层形成，这样的叠层至少包括一个下层以提供与互连叠层18 的迹线20的很好的粘附性，以及上层以提供与连接于安装芯片的部件或与焊料凸块的很 好的粘附性。焊盘24A和24B例如可以通过先在整个结构上形成接合叠层，然后通过掩模 蚀刻定义出区域24A和24B而得到。在互连叠层18中，导电迹线和通孔被布置成延伸到并 连接焊盘24A和MB。在选择A的情况下，例示出了在扩散区域12A和焊盘24A之间的连接 20-21，在扩散区域13A、TSV 16以及焊盘24B之间的连接20-21，在扩散区域14A、TSV 16 以及焊盘24B之间的连接20-21以及在扩散区域15A和焊盘24A之间的连接20-21。在选 择B的情况下，例示出了在扩散区域12B和焊盘24A之间的连接20-21，在扩散区域13B和 焊盘24B之间的连接20-21，在扩散区域14B和焊盘24B之间的连接20-21以及在扩散区域 15B和焊盘24A之间的连接20-21。请注意，在此处描述的方法中，层22以及接合区域24A和24B可以以后形成，在附 图5的步骤之前。在附图2所示的步骤，半导体晶片10已经被减薄形成半导体层26，在选择A的那 边，导电沟槽16下部的导电材料从半导体层沈显露出来。晶片10的减薄优选地只在晶片 10的中央部分进行，周缘的晶片观保持着较大的厚度。晶片10的减薄是通过研磨和/或 机械或化学-机械抛光(CMP)和/或湿蚀刻(化学工艺)来进行。这样，由于周缘环观的 存在，使得到的结构保持刚性。请注意，在层沈的表面下形成各种加强梁的不同的部分观 可以被提供例如在每一单独的芯片或者一组单独芯片的周缘。这样的加强梁结构在专利申 请FR2771108中有专门描述，在此不再进一步说明。晶片10的减薄也可通过各向异性蚀刻 来进行。在附图3所示的步本文档来自技高网...

【技术保护点】
一种封装电子元件的方法，包括以下步骤：（ａ）在半导体晶片（１０）的内部及第一表面上方形成电子元件；（ｂ）在晶片的第一表面上形成包括被绝缘材料分开的导电迹线（２０）和通孔的互连叠层（１８）；（ｃ）在互连叠层上形成第一接合焊盘和第二接合焊盘（２４Ｂ，２４Ａ）；（ｄ）减薄半导体晶片（１０），但至少除其周缘（２８）外；（ｅ）用第一树脂层（３８）充满该减薄区域；（ｆ）安装至少一个第一芯片（４２）在第一接合焊盘（２４Ｂ）上，并且在第二接合焊盘（２４Ａ）上形成焊料凸块（４４）；（ｇ）沉积第二树脂层（４６）覆盖第一芯片（４２），以及部分覆盖焊料凸块（４４）；（ｈ）在第一树脂层（３８）上粘接胶带（４８）；并且（ｉ）将结构划片成单独的芯片。

【技术特征摘要】
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【专利技术属性】
技术研发人员：马克·费隆，文森特·贾里，劳伦特·巴罗，
申请(专利权)人：意法半导体图尔公司，
类型：发明
国别省市：FR