半导体器件及其制造方法技术

本发明专利技术提供一种由使用高集成的ＳＧＴ的ＣＭＯＳ反相器电路所构成的半导体器件及其制造方法。本发明专利技术的半导体器件中，第１晶体管具有：第１岛状半导体层；第１栅极绝缘膜；栅极电极；第１个第１导电型高浓度半导体层，配置于第１岛状半导体层的上部；及第２个第１导电型高浓度半导体层，配置于第１岛状半导体层的下部；第２晶体管具有：第２栅极绝缘膜，包围栅极电极周围的一部分；第２半导体层，与第２栅极绝缘膜周围一部分接触；第１个第２导电型高浓度半导体层，配置于第２半导体层的上部，且具有与第１导电型高浓度半导体层相反极性；及第２个第２导电型高浓度半导体层，配置于第２半导体层的下部，且具有与第１导电型高浓度半导体层相反极性。

【技术实现步骤摘要】

本专利技术涉及一种。本申请是根据2009年8月11日所申请的日本专利技术专利申请2009-186518号、及 2009年12月28日所申请的日本专利技术专利申请2009-297210号。本说明书中，是参照上述 申请的说明书、权利要求、附图整体并予以纳入。
技术介绍
半导体器件中，尤以使用MOS晶体管的集成电路已朝高集成化迈进。随着半导 体集成电路的高集成化，集成电路中所使用的MOS晶体管，其微细化也进展至纳米(nano) 领域。当构成数字电路的基本电路的反相器(inverter)电路的MOS晶体管的微细化进 展时，漏电(leak)电流的抑制会变得困难，而产生热载流子(hot carrier)效应，导致可 靠度的降低。此外，由于确保所需电流量的要求，故无法将电路的占有面积缩小。为了解 决此种问题，乃提出一种将源极、栅极、漏极相对于衬底呈垂直方向配置，由栅极包围岛状 半导体层的构造的环绕式栅极晶体管(Surrounding Gate Transistor, SGT)，且提出一种 使用 SGT 的 CMOS 反相器电路(例如 S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki, A.Nitayama>K. Hieda、H. Takato>K. Sunouchi>F. Horiguchi>K. Ohuchi>F. Masuoka、H. Hara> "A Novel CircuitTechnology with Surrounding Gate Transistors(SGT' s)for Ultra High DensityDRAM' s” ( 一种使用SGT的超高密度DRAM的新型电路技术)、IEEE JSSC、第 30 卷、第· 9 期、1995 年.)。反相器是由pMOS晶体管与nMOS晶体管所构成。由于空穴的移动度为电子的移动 度的一半，因此在反相器电路中，PMOS晶体管的栅极宽度，需设为nMOS晶体管的栅极宽度 的2倍。因此，以往使用SGT的CMOS反相器电路是由2个pMOS SGT与1个nMOS SGT所构 成。S卩，以往使用SGT的CMOS反相器电路需有共计为3个岛状半导体。
技术实现思路
因此，本专利技术的目的是提供一种由使用高集成的SGT的CMOS反相器电路所构成的 半导体器件。(解决问题的手段)本专利技术的第1实施方式的半导体器件，发挥作为反相器功能，具有第1岛状半导体层；第2半导体层；栅极电极，至少一部分配置于所述第1岛状半导体层与所述第2半导体层之间；第1栅极绝缘膜，至少一部分配置于所述第1岛状半导体层与所述栅极电极之间， 且与所述第1岛状半导体层周围的至少一部分接触，并且与所述栅极电极的一面接触；第2栅极绝缘膜，配置于所述第2半导体层与所述栅极电极之间，且与所述第2半 导体层接触，并且与所述栅极电极的另一面接触；第1个第1导电型高浓度半导体层，配置于所述第1岛状半导体层的上部；第2个第1导电型高浓度半导体层，配置于所述第1岛状半导体层的下部，且具有与所述第1导电型高浓度半导体层相同极性；第1个第2导电型高浓度半导体层，配置于所述第2半导体层的上部，且具有与所述第1导电型高浓度半导体层相反极性；及第2个第2导电型高浓度半导体层，配置于所述第2半导体层的下部，且具有与所述第1导电型高浓度半导体层相反极性。此时，本专利技术的半导体器件，也可为，具备第1晶体管与第2晶体管；所述第1晶体管由以下所构成所述第1岛状半导体层；所述第1栅极绝缘膜；所述栅极电极；所述第1个第1导电型高浓度半导体层；及所述第2个第1导电型高浓度半导体层；所述第2晶体管由以下所构成所述栅极电极；所述第2栅极绝缘膜；所述第2半导体层；所述第1个第2导电型高浓度半导体层；及所述第2个第2导电型高浓度半导体层。此时，所述第2半导体层也可为圆弧柱状半导体层。此时，所述第2半导体层也可为矩形柱状半导体层。此时，所述第1岛状半导体层也可为角柱形状。此时，所述第2半导体层也可为圆柱状半导体层。此时，本专利技术的半导体器件也可还具备第3个第1导电型高浓度半导体层，配置于所述第2个第1导电型高浓度半导体 层与所述第2个第2导电型高浓度半导体层的下部；第1金属半导体化合物层，形成于所述第2个第2导电型高浓度半导体层与所述 第3个第1导电型高浓度半导体层的侧壁的一部分；第2金属半导体化合物层，形成于所述第1个第1导电型高浓度半导体层的上部； 及第3金属半导体化合物层，形成于所述第1个第2导电型高浓度半导体层的上部。此时，也可为，所述第1个第1导电型高浓度半导体层为第Ip+半导体层；所述第2个第1导电型高浓度半导体层为第2p+半导体层；所述第1个第2导电型高浓度半导体层为第In+半导体层；而且所述第2个第2导电型高浓度半导体层为第2η+半导体层。此时，本专利技术的半导体器件也可还具备第3P+型半导体层，配置于所述第2n+型半导体层与所述第2P+型半导体层的下 部；第1金属半导体化合物层，形成于所述第2η+型半导体层与所述第3ρ+型半导体 层的侧壁的一部分；第2金属半导体化合物层，形成于所述第In+型半导体层的上部；及第3金属半导体化合物层，形成于所述第Ip+型半导体层的上部。此时，本专利技术的半导体器件也可设计为将所述第2半导体层的与第2栅极绝缘膜 周围的一部分接触的弧的长度设为Wru及将所述第1岛状半导体层的外围长度设为Wp时， Wp ≈2Wn。此时，本专利技术的半导体器件也可设计为将所述第2半导体层的沟道(channel)长 度设为Lru及将所述第1岛状半导体层的沟道长度设为Lp时，Ln ≈ Lp。此时，也可设计为所述第1栅极绝缘膜是由将所述第1晶体管形成为加强(enhancement)型的材料 所形成；所述第2栅极绝缘膜是由将所述第2晶体管形成为加强型的材料所形成；所述栅极电极是由将所述第1晶体管与所述第2晶体管形成为加强型的材料所形 成。此时，也可为，所述第1金属半导体化合物层为第1金属硅化合物层；所述第2金属半导体化合物层为第2金属硅化合物层；而且所述第3金属半导体化合物层为第3金属硅化合物层。此时，也可为，所述第1岛状半导体层为第1岛状硅层；所述第2半导体层为第2硅层；所述第In+型半导体层为第In+型硅层；所述第2η+型半导体层为第2η+型硅层；所述第Ip+型半导体层为第Ip+型硅层；而且所述第2ρ+型半导体层为第2ρ+型硅层。此时，也可为，所述第1岛状硅层为η型或无掺杂(non-doped)的岛状硅层；所述第2硅层为ρ型或无掺杂的硅层。此时，所述栅极电极也可至少包含钛、氮化钛、钽、氮化钽或钨的任一种。此时，所述第1栅极绝缘膜也可至少包含硅氧氮化膜、硅氮化膜、氧化铪、氧氮化 铪或氧化镧的任一种。所述第2栅极绝缘膜也可至少包含硅氧氮化膜、硅氮化膜、氧化铪、氧氮化铪或氧 化镧的任一种。本专利技术的第2实施方式的半导体器件的制造方法是一种本专利技术的半导体器件的 制造方法，包含在P型或无掺杂的硅层注入硼，以形成第3p+型硅层的步骤。此时，本专利技术的半导体器件的制造方法也可还包含在所述P型或无掺杂的硅层 注入磷，以形成已预定形成η型的所述第1岛状硅层的区域的步骤。此时，本专利技术的半导体器件的制造本文档来自技高网...

【技术保护点】
一种半导体器件，发挥作为反相器功能，其特征在于，具有：第１岛状半导体层；第２半导体层；栅极电极，至少一部分配置于所述第１岛状半导体层与所述第２半导体层之间；第１栅极绝缘膜，至少一部分配置于所述第１岛状半导体层与所述栅极电极之间，且与所述第１岛状半导体层周围的至少一部分接触，并且与所述栅极电极的一面接触；第２栅极绝缘膜，配置于所述第２半导体层与所述栅极电极之间，且与所述第２半导体层接触，并且与所述栅极电极的另一面接触；第１个第１导电型高浓度半导体层，配置于所述第１岛状半导体层的上部；第２个第１导电型高浓度半导体层，配置于所述第１岛状半导体层的下部，且具有与所述第１导电型高浓度半导体层相同极性；第１个第２导电型高浓度半导体层，配置于所述第２半导体层的上部，且具有与所述第１导电型高浓度半导体层相反极性；及第２个第２导电型高浓度半导体层，配置于所述第２半导体层的下部，且具有与所述第１导电型高浓度半导体层相反极性。

【技术特征摘要】
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【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，
申请(专利权)人：日本优尼山帝斯电子株式会社，
类型：发明
国别省市：JP[日本]