半导体器件及其制造方法技术

提供了一种制造半导体器件的方法，该半导体器件包括第一ｎ型场效应晶体管（１）和第二ｐ型场效应晶体管（２）。该方法包括步骤：在基片上沉积栅极电介质层；在栅极电介质层上沉积栅极金属层（２２）；在栅极电介质层上沉积固态金属氧化物层（１５）；去除在基片区域上对应于ｎ型晶体管的一部分固态金属氧化物层（１５）；以及完成用于ｎ型晶体管和ｐ型晶体管的栅极叠层并且形成源极区和漏极区。本发明专利技术因此提供了一种可与ＩＣ技术兼容并且易于制造的器件。通过避免形成氧化物层的气体曝射复杂度，固态金属氧化物层的沉积提供了一种简单的制造工艺。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体器件，尤其涉及一种在同一基片上集成 两种导电类型的场效应晶体管的半导体器件。例如，本专利技术涉及CMOS电路。技术背景CMOS电路包括具有第一源极和漏极区以及第一导电类型的第 一沟道的第一场效应晶体管。第一栅极区通过第一电介质区与第一沟 道分隔开。第二场效应晶体管具有第二源极和漏极区以及与第一导电 类型不同的第二导电类型的第二沟道。第二栅极区通过第二电介质区 与第二沟道分隔开。公知的是，两个不同晶体管类型内的栅极叠层应当不同，尤其 使得得到的栅极的逸出功适于特定的晶体管类型。这些差异需要通过 对CMOS工艺的最小附加复杂度来实现。金属栅极的使用是公知的，其中第一栅极区包括第一导电材料， 而第二栅极区包括不同于第一导电材料的第二导电材料。在有些方案 中，第一导电类材料和第二导电材料每一个都包括含有普通金属和其 他元素两者的化合物。在亚O.lnm区以下的高级CMOS器件中，出 于各种原因，由金属栅极或其合金来替代多晶硅栅极是理想的。US 6,130,123公开了一种针对NMOS器件和PMOS器件的栅极 具有不同金属材料的CMOS结构。适于NMOS器件(其逸出功大约 为4.2eV)的金属或金属合金的示例是Ru、 Zr、 Nb、 Ta、 MoSi和 TaSi。对于逸出功大约为5.2eV的PMOS器件来说，Ni、 Ru02、 MoN 和TaN是所有材料当中适合的材料。公知的导电材料的缺点是它们与现有的IC技术并不总是十分兼 容。这包括材料应当与栅极叠层的材料(即，栅极电介质、盖层和间5隔层的材料)兼容的需求。WO2006/021907公开了一种结构和方法，其中两种器件类型的 栅极叠层包括钼或钨。PMOS栅极叠层中的金属暴露于氧气中转换成 金属氧化物，并且对NMOS栅极叠层中的金属进行硫族化物(如碲) 的离子注入。WO2006/021906公开了一种与WO2006/021907类似的 结构和方法，其中PMOS栅极叠层中的金属暴露于氧气中转换成金 属氧化物，并且NMOS栅极叠层中的金属暴露于含碳的气态化合物 中。尽管这些工艺提供了适于特定晶体管类型的栅极金属逸出功， 但是它们仍然增加了制造工艺中的附加的复杂度。
技术实现思路
根据本专利技术，提供了一种半导体器件，包括具有第一源极和漏极区和n型沟道以及第一栅极区的第一 n型 场效应晶体管，其中第一栅极区通过第一电介质区与n型沟道分隔 开；以及具有第二源极和漏极区和p型沟道以及第二栅极区的第二 p型 场效应晶体管，其中第二栅极区通过第二电介质区与p型沟道分隔 开，其中第一栅极区包括金属层，第二栅极区包括金属层和上覆金 属氧化物层，并且其中金属氧化物层存在于第二栅极区内而并不存在 于第一栅极区内。该器件考虑到在CMOS器件中的两个相关逸出功(即，分别针 对PMOS和NMOS器件的5.2eV和4.1eV)的良好覆盖。金属层优选地包括钌(Ru)、钼(Mo)、钨(W)或者其合金。 这些金属还可以与硅(Si)、碳(C)以及氮(N)相结合形成硅化 物、碳化物和/或氮化物的间隙化合物的任意组合。这些过渡金属的 特性相似，并且全都与现有的IC技术兼容。第一栅极区内的金属层部分可以包括注入的硫族元素，例如碲 (Te)。在优选实施例中，选择Mo作为所述金属并且选择Te作为所述 硫族元素。通过这些元素得到了良好结果。当把Te注入Mo膜中时， 得到的材料的逸出功非常接近4.1eV，由此非常适合用于NMOS晶体 管。金属氧化物层优选地包括导电金属氧化物，例如Ru、 Mo或W 的氧化物或者其化合物。例如，氧化钼(尤其是2或2以下的氧元素 下标)得到逸出功非常接近5.2eV的材料，由此非常适于用于PMOS 晶体管。每个栅极区还可以包括在金属层和电介质层之间的逸出功改变 层。这可被用来修改栅极的逸出功，其优选地的厚度为小于10nm。 逸出功改变层可以包括其他过渡金属及其化合物，如TiN。在第一栅极区和第二栅极区的顶部优选地提供了盖层，例如， 金属氮化物。本专利技术还提供了一种制造半导体器件的方法，该半导体器件包 括具有第一源极和漏极区和n型沟道以及第一栅极区的第一n型场效应晶体管，其中第一栅极区通过第一电介质区与n型沟道分隔开；以 及具有第二源极和漏极区和p型沟道以及第二栅极区的第二p型场效应晶体管，其中第二栅极区通过第二电介质区与p型沟道分隔开，该方法包括步骤制备基片以形成第一类型和相反类型的半导体基体；在基片上沉积栅极电介质层； 在栅极电介质层上沉积栅极金属层； 在栅极电介质层上沉积固态金属氧化物层； 去除在基片区域上对应于n型晶体管的一部分固态金属氧化物 层；以及完成用于n型晶体管和p型晶体管的栅极叠层并且形成源极和 漏极区，从而定义半导体基体上的多个晶体管之一以及阱上的另一个 晶体管。本专利技术因此提供了一种与IC技术非常兼容并且易于制造的器 件。通过避免了氧气曝射(oxygen gas exposure)的复杂度，固态金属氧化物层的沉积提供一种简单的制造工艺。在金属氧化物层上优选地沉积掩模并且该掩模用于金属氧化物 层的蚀刻以去除固态金属氧化物层的部分。该相同的掩模可以用来把 硫族元素(如碲)注入基片区域上对应于n型晶体管的金属层中。这 被用来改变NMOS器件栅极的逸出功。可以在沉积金属层之前在电介质层上沉积逸出功改变层，例如 厚度小于10nm的TiN。优选地在第一栅极区和第二栅极区的顶部上沉积盖层，并且作 为对硅的阻挡层。盖层可以是金属氮化物，如氮化钛。还可以使用其 他金属氮化物，如氮化钽。附图说明现在将参考所附的示意性附图仅以示例方式来描述本专利技术，其中图1到图4是在通过根据本专利技术的方法实施例制造器件的各个 阶段的根据本专利技术的半导体器件示例的截面图。具体实施方式这些附图是概略性的并且并非按比例绘制，为了更加清楚在厚 度方向上的尺寸经过了特殊放大。在各个附图中对应部件通常赋予相 同的标号和相同的影线。图1到图4示出了在通过根据本专利技术的方法实施例制造器件的 各个阶段的根据本专利技术的半导体器件示例的截面图。图4中所示的(几乎)成型器件IO包括半导体基体12，在本示 例中为p型硅并且由基片11形成。第一晶体管l被形成为NMOS晶 体管。在N阱区33中，第二晶体管2被形成为PMOS晶体管。晶体管l、 2包括分别为p型和n型导电率的源极区1A、 2A和 漏极区1B、 2B，电介质区1C、 2C (例如二氧化硅)，以及栅极区 1D、 2D。在半导体基体12的表面上，以填充二氧化硅(或其他栅极电介质，如金属氧化物)的浅槽隔离(STI)区的形式形成隔离区25。本专利技术具体涉及用于栅极区1D、 2D的层以及栅极区的制造方 法。以下给出所述层的一个示例。NMOS晶体管1的栅极区1D包括金属层22，该金属层包括Mo 和Te，并且其逸出功大约为4.1eV，非常接近大约4.2eV的最优值。PMOS晶体管2的栅极区2D包括相同的金属层22，但是不含 Te。另外，PMOS器件具有金属氧化物层15，尤其是氧化钼(MoOx)， 例如Mo02。逸出功可以很容易地调整到大约5.3eV的最优值。另外，两个栅极区都包括TiN 50或其他盖层的区域以及在逸出 功材料顶部的多晶硅52。如下制造器件IO。图1的起始点是p型本文档来自技高网...

【技术保护点】
一种半导体器件（１０），包括：　第一ｎ型场效应晶体管（１），其具有第一源极和漏极区（１Ａ、１Ｂ）和ｎ型沟道以及第一栅极区，其中第一栅极区通过第一电介质区（１Ｃ）与ｎ型沟道分隔开；以及　第二ｐ型场效应晶体管（２），其具有第二源极和 漏极区（２Ａ、２Ｂ）和ｐ型沟道以及第二栅极区，其中第二栅极区通过第二电介质区（２Ｃ）与ｐ型沟道分隔开，　其中第一栅极区包括金属层，第二栅极区包括金属层和上覆金属氧化物层，并且其中金属氧化物层存在于第二栅极区内而并不存在于第一栅极区内。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：雅各布C胡克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]