形成半导体器件的精细图案的方法技术

本发明专利技术公开一种形成半导体器件的精细图案的方法，该方法包括在半导体基板的单元区域中形成线型牺牲膜图案，并且同时在半导体基板的外围区域中形成垫图案，在牺牲膜图案和垫图案的每一者的侧壁上形成间隔物，在间隔物的侧壁上形成间隙填充层，从而在单元区域中形成包括牺牲膜图案和间隙填充层在内的线距型图案，并且以规则的间距分开单元区域的线距型图案，并同时蚀刻外围区域的垫图案，从而在外围区域中形成特定的图案。

【技术实现步骤摘要】

本专利技术涉及，更具体地说，涉及包括间隔物图 案化工序在内的。
技术介绍
最近，随着半导体器件的集成度增加，芯片总面积与存储容量的增加成比例地增 加，但是实际形成有存储单元(cell，又称为晶胞)密集图案的单元区域的面积减小了。为 了获得存储器件的期望容量，必须在有限的单元区域内形成更多图案。因此，图案的临界尺 寸逐渐减小并且图案变得更加精细。为了形成具有上述精细临界尺寸的图案，需要开发光 刻工序。在基板上涂覆光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)，利用波长为 例如365nm、248nm、193nm和153nm的光源并利用限定有精细图案的曝光掩模对光阻剂执行 曝光工序，然后执行显影工序，通过上述步骤而利用光刻工序来形成限定精细图案的光阻 剂图案。这种光刻工序的分辨率R由公式R = klX λ /NA来确定，其中“ λ ”是光源的波长， “ΝΑ”是数值孔径(numerical aperture)，并且“kl ”表示工序常数。因为工序常数具有物 理极限，所以难以以普通的方式减小工序常数的值。因此，必须开发对短波长光源具有高反 应性的新光阻剂材料、以及使用短波长的曝光装置。这使得难以形成临界尺寸等于或小于 短波长的精细图案。出于上述原因，开发了一种双重图案化技术(double patterningtechnology)(在 下文中称为“DPT”)，该技术在不改变曝光装置或曝光条件的情况下通过使用同一曝光掩模 执行两次曝光工序(双重曝光)来形成精细图案。此外，已经开发并研究出与DPT类似但是 不需要双重曝光工序也不需要双重图案化工序的间隔物图案化技术(spacer patterning technology)(在下文中称为 “SPT”)。图1是示出传统DPT的示意图。在图1的左侧示出正型DPT，并且在图1的右侧示 出负型DPT。首先参考图1的左侧，在半导体基板110上依次形成非晶碳层120、第二硬掩模层 130和第一硬掩模层140。在第一硬掩模层140上形成线距(line and space)型第一光阻 剂图案152。在第一光阻剂图案152中，线距的临界尺寸比优选地为1 3。接下来，使用第一光阻剂图案152作为掩模来蚀刻第一硬掩模层140，从而形成线 距型第一硬掩模图案142。利用光刻工序在第一硬掩模图案142之间形成线距型第二光阻 剂图案156。使用第一硬掩模图案142和第二光阻剂图案156作为掩模来蚀刻第二硬掩模 层130，从而形成第二硬掩模图案132。此处，第二硬掩模图案132形成为线距型图案，该图案的线距的临界尺寸比是 1 1。这样，可以在相同的曝光装置和条件下得到如下的第二硬掩模图案132，其中每个第 二硬掩模图案132的临界尺寸为第一光阻剂图案152的临界尺寸的一半。在图1的右侧示出的负型DPT也可以具有与正型DPT相同的效果。除了第一光阻 剂图案巧4和第二光阻剂图案158中的线距的临界尺寸比是3 1之外，负型DPT与正型 DPT完全相同，并且省略其详细描述。图2是示出传统间隔物图案化工序的示意图。在图2的左侧示出正型间隔物图案 化工序，并且在图2的右侧示出负型间隔物图案化工序。首先参考图2的左侧，在半导体基板210上依次形成非晶碳层220、第二硬掩模层 230和第一硬掩模层M0。在第一硬掩模层240上形成线距型第一光阻剂图案252。第一光 阻剂图案252的线距的临界尺寸比优选地为1 3。接下来，使用第一光阻剂图案252作为掩模来蚀刻第一硬掩模层M0，从而形成线 距型第一硬掩模图案M2。在各个第一硬掩模图案M2的侧壁上形成宽度与第一硬掩模图 案对2的宽度相同的间隔物沈2。然后移除第一硬掩模图案M2。使用保留的间隔物沈2 作为掩模来蚀刻第二硬掩模层230，从而形成第二硬掩模图案232。此处，第二硬掩模图案232形成为线距型图案，该图案的线距的临界尺寸比是 1 1。这样，可以在相同的曝光装置和条件下得到如下的第二硬掩模图案232，其中，每个 第二硬掩模图案232的临界尺寸为第一光阻剂图案252的临界尺寸的一半。在图2的右侧示出的负型间隔物图案化工序也可以具有与正型间隔物图案化工 序相同的效果。负型间隔物图案化工序与正型间隔物图案化工序的不同之处在于，在形成 间隔物沈4以后，沉积电介质中间层270，移除间隔物沈4，并且使用第一硬掩模图案244和 电介质中间层270作为掩模来蚀刻第二硬掩模层230。也就是说，在正型间隔物图案化工序 中，形成形状与间隔物的形状相同的最后图案，而在负型间隔物图案化工序中，形成形状与 无间隔物的空间的形状相同的最后图案。这种间隔物图案化工序的有利之处在于，因为与DPT相比不需要额外的掩模工 序，所以可以降低制造成本，因而可以显著地减少在DPT的第二掩模步骤中产生的对准不 良问题。因此，与DPT相比，对间隔物图案化工序进行的主动研究更多。然而，为了进一步 减少工序步骤的数目，仍然在对使用间隔物图案化工序 进行研究。
技术实现思路
各个实施例旨在提供，该方法能够通过在负型 间隔物图案化工序中仅利用两个掩模工序完成图案化工序来降低半导体器件的制造成本。根据本专利技术的一个实施例，一种包括在半导 体基板的单元区域中形成线型的牺牲膜图案，并且同时在所述半导体基板的外围区域中形 成垫图案，在所述牺牲膜图案和所述垫图案的每一者的侧壁上形成间隔物，在所述间隔物 的侧壁上形成间隙填充层从而在所述单元区域中形成包括所述牺牲膜图案和所述间隙填 充层在内的线距型图案，并且以规则的间距分开所述单元区域的线距型图案，并同时蚀刻 所述外围区域的垫图案从而在所述外围区域中形成特定的图案。如上所述，由于仅借助两 个掩模工序来完成图案化工序，所以可以降低半导体器件的制造成本。所述方法还包括在所述间隔物的侧壁上形成所述间隙填充层后，移除所述间隔 物。这样，可以形成具有1/2临界尺寸的牺牲膜图案。所述方法还包括在以规则的间距分开所述单元区域的线距型图案并同时蚀刻所 述外围区域的垫图案之后，移除所述间隔物。这样，优选地省略在形成所述间隙填充层后移 除所述间隔物的工序。此处，所述方法优选地还包括在所述间隔物的侧壁上形成所述间隙 填充层后，仅移除所述间隔物的上表面。此外，在所述间隔物的侧壁上形成所述间隙填充层的步骤包括在形成有所述间 隔物的半导体基板上沉积所述间隙填充层，并且移除所述间隙填充层的一部分，以便使所 述间隙填充层仅保留在所述间隔物的侧壁上。此外，优选地使用干式蚀刻法或湿式蚀刻法来执行移除所述间隙填充层的一部分 的步骤。以规则的间距分开所述单元区域的线距型图案的步骤包括移除保留在所述牺牲 膜图案的侧壁上以及所述垫图案的侧壁上的所述间隙填充层，以移除间隙填充多晶硅残留 物。所述方法优选地还包括在形成所述牺牲膜图案和所述垫图案之前，在所述半导 体基板上沉积氧化物层。形成所述牺牲膜图案和所述垫图案的步骤包括以特定的深度蚀刻位于所述牺牲 膜图案和所述垫图案下方的所述氧化物层，从而使多晶硅的蚀刻选择性符合所述氧化物层 的蚀刻选择性。在所述间隔物的侧壁上形成所述间隙填充层的步骤包括在所述间隔物上沉积用 于所述间隙填充层的材料，并且使用回蚀方法来移除用于所述间隙填充层的材料，从而使 所述间隙填本文档来自技高网...

【技术保护点】
一种形成半导体器件的精细图案的方法，所述方法包括：在所述半导体基板上形成目标层；在所述半导体基板的单元区域中的所述目标层上形成第一牺牲膜图案并且在所述半导体基板的外围区域中形成第二牺牲膜图案；在所述第一牺牲膜图案和所述第二牺牲膜图案的第一侧壁和第二侧壁上形成间隔物；在相邻间隔物之间形成间隙填充图案；移除所述间隔物的位于所述第一牺牲膜图案和所述间隙填充图案之间的部分，并且移除所述间隔物的位于所述第二牺牲膜图案与所述间隙填充图案之间的部分；以及使用所述第一牺牲膜图案和所述间隙填充图案作为蚀刻掩模将所述目标层图案化，以形成目标图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李基领，朴沙路汉，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]