高效的间距倍增工艺制造技术

通过经由掩模处理衬底(110)形成集成电路(100)的间距倍增及非间距倍增特征， 例如，分别在集成电路(100)的阵列、接口及外围区域(102)、(104)及(106)中的特征。 通过图案化光致抗蚀剂层来形成所述掩模，所述光致抗蚀剂层同时界定对应于分别在 集成电路(100)的阵列、接口及外围区域(102)、(104)及(106)中的特征的掩模元件。 将所述图案转移到无定形碳层(140)。在经图案化的无定形碳层(140)的侧壁上形成侧壁 间隔件(165)。沉积保护性材料层(170)且接着将其图案化以暴露阵列区(102)中及接口或 外围区域(104)、(106)的选定部分中的掩模元件。移除所述阵列区或其它已暴露部分中 的无定形碳，从而在所述阵列区(102)中留下包括独立间距倍增间隔件(165)的图案。移 除所述保护性材料(170)，从而在所述阵列区(102)中留下间距倍增间隔件的图案且在所 述接口及外围区域(104)、(106)中留下非间距倍增掩模元件的图案。将所述图案转移到 硬掩模层(150)，下伏衬底(110)是经由硬掩模层(150)进行蚀刻的。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及集成电路制作，且更明确地说涉及掩蔽技术。
技术介绍
由于许多因素(其中包括对增加的便携性、计算能力、存储器容量及能量效率的 需求)，集成电路的大小不断减小。形成集成电路的组成特征(例如，电装置及互连 线)的大小持续降低以促进此大小减小。在存储器电路或装置(例如动态随机存取存储器(DRAM)、快闪存储器、静 态随机存取存储器(SRAM)、铁电(FE)存储器等)中，特征大小降低的趋势是明 显的。举一个实例来说，DRAM通常包含数百万个相同的电路元件，称作存储器单 元。DRAM存储器单元通常由两个电装置组成存储电容器及存取场效晶体管。每 一存储器单元都是可存储一个数据位(二进制数字)的可寻址位置。可通过晶体管将位写入到单元且可由电容器中的感测电荷读取所述位。通过降低构成存储器单元的电 装置的大小及存取存储器单元的导线的大小，存储器装置可制作得更小。另外，可通 过将更多的存储器单元装配于存储器装置的给定区域上来增加存储容量。其它存储器 设计可集成存取及存储装置或省略存取装置(例如，交叉点MRAM、 PCRAM等等)。 不断减小特征大小对用于形成所述特征的技术提出越来越高的要求。举例来说， 通常使用光刻来图案化特征，例如，导线。间距的概念可用于描述这些特征的大小。 间距定义为重复图案的两个相邻特征中的相同点之间的距离。这些特征通常由邻近特征之间的间隔所界定，所述间隔通常由例如绝缘体的材料填充。因此，可将间距视为 特征的宽度与所述特征的一个侧上将所述特征与相邻特征分离的间隔的宽度的和。然 而，由于例如光学及光或辐射波长等的因素，光刻技术各自具有最小间距，低于此最 小间距，特定光刻技术便无法可靠地形成图案。因此，光刻技术的最小间距是不断减 小特征大小的障碍。间距加倍或间距倍增是一种用于使光刻技术的能力延伸超出其最小间距的建议方法。间距倍增方法图解说明于图1A-1F中且描述于颁于劳里(Lowrey)等人 的第5,328,810号美国专利中，此专利的全部揭示内容以引用的方式并入本文中。参 照图1A，在光致抗蚀剂层中形成线IO图案，所述光致抗蚀剂层上覆于可消耗材料层 20上，而可消耗材料层20又上覆于衬底30上。如图1B中所示，接着，使用蚀刻(优 选地，各向异性蚀刻)将图案转移到层20，借此形成占位符或心轴40。可剥离光致 抗蚀剂线10且可以各向同性方式蚀刻心轴40以增加相邻心轴40之间的距离，如图 1C中所示。随后，在心轴40上方沉积间隔件材料层50，如图1D中所示。接着，在 心轴40的各侧上形成间隔件60(图1E)，即，材料延伸或经原始形成而从另一材料延 伸。所述间隔件形成是通过以定向间隔件蚀刻从水平表面70及80优先蚀刻间隔件材 料而实现，如图1E中所示。接着，移除剩余的心轴40，仅留下间隔件60后面的心 轴以将其一起用作用于图案化的掩模，如图1F中所示。因此，如果给定间距先前包括界定一个掩模元件及一个间隔的图案，那么相同宽度现在包括两个掩模元件及两个 间隔，其中所述间隔由例如间隔件60界定。因此，有效地降低了可通过光刻技术形 成的最小特征大小。尽管在以上实例中间距实际上被减半，但按照惯例将此间距减小称为间距'加倍 或更一般来说，称为间距倍增。因此，按照惯例，将间距倍增某一因数实际 上涉及使间距减小所述因数。本文中保持常规术语。由于间隔件材料层50通常具有单一厚度90 (参见图1D及1E)且由于由间隔件 60形成的掩模元件的大小通常对应于所述厚度90，因此，间距加倍通常产生仅一个 宽度的掩模元件。然而，电路通常采用不同大小的特征。举例来说，随机存取存储器 电路通常含有位于所述电路的一个部分中的存储器单元阵列及位于所谓外围中的 逻辑电路。在所述阵列中，存储器单元通常通过导线连接，且在所述外围中，导线通 常接触所述外围中的互连或搭接垫以将阵列连接到逻辑。然而，外围特征(例如，外 围互连及搭接垫)可大于阵列中的导线。另外，外围中的电装置(包括外围晶体管) 可大于阵列中的电装置。此外，即使外围特征可经形成而具有与阵列中的特征相同的 间距，由于通过间距倍增形成的掩模图案可受限于沿经图案化光致抗蚀剂的侧壁形成 的掩模图案，因此采用间距倍增同时实现界定一些特征所需的灵活性(例如，几何灵 活性)具有挑战性。因此，需要形成不同大小的特征的方法，尤其是在光刻技术的最小间距以下形成 一些特征的情况下且尤其是结合间距倍增时。
技术实现思路
无附图说明根据对优选实施例的详细说明且根据附图将更好地了解本专利技术，所述详细说明及 附图意在图解说明而非限定本专利技术，且其中图1A-1F是用于根据现有技术间距加倍方法形成导线的掩蔽图案序列的示意性 截面侧视图2A是根据本专利技术优选实施例的经部分形成的集成电路的示意性俯视平面图； 图2B是根据本专利技术优选实施例的图2A的经部分形成的集成电路的示意性截面图3是根据本专利技术优选实施例在光致抗蚀剂层中形成线之后图2A-2B的经部分 形成的集成电路的示意性截面侧视图4是根据本专利技术优选实施例在将光致抗蚀剂层中的图案转移到下伏硬掩模及 临时层且移除光致抗蚀剂层之后图3的经部分形成的集成电路的示意性截面侧视图5是根据本专利技术优选实施例在执行修整蚀刻以加宽掩模元件之间的间隔之后 图4的经部分形成的集成电路的示意性截面侧视图6是根据本专利技术优选实施例在沉积间隔件材料层之后图5的经部分形成的集成 电路的示意性截面侧视图7A-7B是根据本专利技术优选实施例在执行间隔件蚀刻之后图6的经部分形成的 集成电路的示意性截面侧视及俯视平面图8是根据本专利技术优选实施例在沉积保护性材料层之后图7A-7B的经部分形成 的集成电路的示意性截面侧视图9A-9B是根据本专利技术优选实施例在图案化保护层以暴露经部分形成的集成电 路的阵列区及其它选定区域中的掩模元件之后图8的经部分形成的集成电路的示意 性截面侧视及俯视平面图10A-10B是根据本专利技术优选实施例在移除由经图案化保护层暴露的区中的硬 掩模及临时层材料借此留出独立间隔件图案且随后移除保护层之后图9A-9B的经部 分形成的集成电路的示意性截面侧视及俯视平面图11是根据本专利技术优选实施例在将间距倍增及非间距倍增掩模元件的图案蚀刻 到下伏硬掩模层中之后图10A-10B的经部分形成的集成电路的示意性截面侧视图12是根据本专利技术优选实施例在将间距倍增及非间距倍增掩模元件的图案转移 到下伏衬底之后图11的经部分形成的集成电路的示意性截面侧视图13是根据本专利技术优选实施例在移除上覆于衬底上的掩模元件之后图12的经部 分形成的集成电路的示意性截面侧视图；及10施例在移除上覆于衬底上的所有掩模元件之后图12 或13的经部分形成的集成电路的示意性截面侧视图。具体实施例方式由于间距倍增特征与较大特征(例如，非间距倍增特征)之间的大小差异，将间 距倍增特征连接到较大特征可能是困难的。举例来说，间距倍增特征通常太小及/或 间隔紧密以致无法可靠地接触特征，例如接触插头或较大大小的互连。短路或其它不 对准可因间距倍增特征的小大小及/或紧密间隔而发生。已提出用于形成间距倍增及 非间距倍增特征的各种策略。用于形成间距倍增及非间距倍增特征的实例性方法揭示于阿巴切夫(Abatchev)等人的第10/934,778号美国专利申请本文档来自技高网...

【技术保护点】
一种用于集成电路制作的方法，所述方法包含：　图案化第一光致抗蚀剂层以在衬底上方形成光致抗蚀剂图案；　将所述光致抗蚀剂图案转移到下伏于所述光致抗蚀剂层的硬掩模层及下伏于所述硬掩模层的临时层；　在所述经图案化硬掩模及临时层中的元件的侧壁上形成间隔件；　在所述间隔件以及所述经图案化硬掩模及临时层上方沉积第二光致抗蚀剂层；　图案化所述第二光致抗蚀剂层以暴露所述经图案化硬掩模及临时层的一些部分且暴露所述间隔件中的一些间隔件，而留下直接在所述经图案化硬掩模及临时层的其它部分上方及所述间隔件中的其它间隔件上方的光致抗蚀剂；　随后优先移除所述经图案化硬掩模及临时层的所述已暴露部分；及　优先移除所述第二光致抗蚀剂层。

【技术特征摘要】
【国外来华专利技术】2006.9.14 US 11/521,8511、一种用于集成电路制作的方法，所述方法包含图案化第一光致抗蚀剂层以在衬底上方形成光致抗蚀剂图案；将所述光致抗蚀剂图案转移到下伏于所述光致抗蚀剂层的硬掩模层及下伏于所述硬掩模层的临时层；在所述经图案化硬掩模及临时层中的元件的侧壁上形成间隔件；在所述间隔件以及所述经图案化硬掩模及临时层上方沉积第二光致抗蚀剂层；图案化所述第二光致抗蚀剂层以暴露所述经图案化硬掩模及临时层的一些部分且暴露所述间隔件中的一些间隔件，而留下直接在所述经图案化硬掩模及临时层的其它部分上方及所述间隔件中的其它间隔件上方的光致抗蚀剂；随后优先移除所述经图案化硬掩模及临时层的所述已暴露部分；及优先移除所述第二光致抗蚀剂层。2、 如权利要求l所述的方法，其进一步包含随后将由所述间隔件以及所述经图 案化硬掩模及临时层的所述剩余部分界定的图案转移到另一硬掩模层。3、 如权利要求2所述的方法，其进一步包含随后经由所述另一硬掩模层处理所 述衬底。4、 如权利要求2所述的方法，其中处理所述衬底包含蚀刻所述衬底。5、 如权利要求l所述的方法，其进一步包含通过在形成间隔件之前各向同性地 蚀刻所述经图案化硬掩模及临时层中的元件来减小所述元件的宽度。6、 如权利要求l所述的方法，其中所述临时层包含无定形碳。7、 如权利要求1所述的方法，其中所述临时层包含透明碳。8、 如权利要求6所述的方法，其中所述硬掩模层包含介电抗反射涂层。9、 如权利要求8所述的方法，其中所述间隔件包含氧化硅。10、 如权利要求8所述的方法，其中所述间隔件及所述临时层直接上覆于包含氮 化硅的蚀刻停止层上。11、 如权利要求1所述的方法，其中优先移除所述经图案化硬掩模及临时层的所 述已暴露部分包含直接在所述衬底的阵列区上方形成独立间隔件。12、 如权利要求11所述的方法，其中所述独立间隔件所具有的间距低于用于图 案化所述第一光致抗蚀剂层的光刻技术的分辨率限制。13、 如权利要求1所述的方法，其中所述间隔件至少在垂直于所述间隔件延伸的 第一与第二间隔开的平面之间以彼此间隔开的大体平行的关系延伸。14、 一种用于形成集成电路的方法，其包含图案化可选择界定层，以同时界定经部分制作的集成电路的阵列区中的阵列掩模 元件及外围区中的外围掩模元件；随后在所述阵列区中执行间距倍增，以形成多个独立间隔件；及 同时将至少部分地由所述独立间隔件及所述外围掩模元件界定的图案转移到衬底。15、 如权利要求14所述的方法，其中执行间距倍增包含 在所述阵列及外围掩模元件的侧壁上形成间隔件；及优先移除所述阵列掩模元件，从而形成所述独立间隔件。16、 如权利要求15所述的方法，其中在侧壁上形成间隔件包含在所述阵列及外围掩模元件上沉积间隔件材料毯覆层；及 各向异性地蚀刻所述毯覆层以界定所述间隔件。17、 如权利要求15所述的方法，其中执行间距倍增进一步包含在侧壁上形成间 隔件之后且在优先移除所述阵列掩模元件之前在所述间隔件以及所述阵列及外围掩模元件上沉积保护性材料层；及 图案化所述保护性材料以暴露所述阵列掩模元件。18、 如权利要求17所述的方法，其中沉积所述保护性材料层包含沉积光致抗蚀剂，其中图案化所述保护性材料包含执行光刻。19、 如权利要求17所述的方法，其中图案化所述保护性材料包含移除所述保护 性材料中的一些保护性材料以暴露所述阵列区中的所有间隔件。20、 如权利要求16所述的方法，其中沉积所述毯覆层包含执行化学气相沉积。21、 如权利要求14所述的方法，其中同时转移所述图案在所述经部分制作的集 成电路的所述阵列及外围区中形成电装置。22、 如权利要求21所述的方法，其中所述电装置是电互连。23、 如权利要求22所述的方法，其中同时转移所述图案形成直接接触所述互连 的搭接垫。24、 如权利要求22所述的方法，其中同时转移所述图案形成与非间距倍增互连 接触的间距倍增互连。25、 如权利要求14所述的方法，其中图案化所述可选择界定层包含图案化光致 抗蚀剂层。26、 一种用于制作集成电路的方法，其包含 给衬底提供上覆光致抗蚀剂层；使用光刻技术图案化所述光致抗蚀剂层以形成包含由空洞分离的光致抗蚀剂材 料的光致抗蚀剂图案，所述光致抗蚀剂材料及空洞在所述集成电路的阵列区及外围区 上方延伸；将所述光致抗蚀剂图案转移到下伏临时层以形成临时层图案； 随后使所述阵列区及所述外围区两者中的所述临时层图案中的元件縮减； 在所述临时层元件上方沉积间隔件材料毯覆层；及 蚀刻所述毯覆层以在所述临时层元件的各侧处形成间隔件。27、 如权利要求26所述的方法，其进一步包含用保护性材料保护所述临时层图案在所述外围区中的至少一部分且暴露所述临 时层图案在所述阵列区中的至少一部分；及选择性地移除已暴露的临时层材料以在所述阵列区中形成独立间隔件。28、 如权利要求27所述的方法，其进一步包含 移除所述保护性材料；及经由由所述临时层的剩余部分及所述独立间隔件界定的掩模图案来处理衬底。29、 如权利要求28所述的方法，...

【专利技术属性】
技术研发人员：马克·费希尔，斯蒂芬·拉塞尔，H·蒙特戈梅里·曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US