半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，半导体器件的制造方法包括：蚀刻半导体基板以形成多个柱状图案；在柱状图案的表面上沉积绝缘层；移除位于柱状图案的一侧的绝缘层的一部分，以形成使柱状图案露出的触点孔；在触点孔中形成阻挡薄膜；以及在柱状图案中形成与触点孔接触的接面。在该方法中，当形成了埋入式位线时，在触点孔中形成扩散阻挡物，并且在柱状图案的较低部分中形成接面，因而改善器件的特征。

【技术实现步骤摘要】

本专利技术涉及包括竖直沟道晶体管的。
技术介绍
由于半导体器件的集成度增加，所以晶体管的沟道长度逐渐地减小。然而，晶体管 的沟道长度的减小会造成短沟道效应，例如，漏极诱导势垒降低(DIBL)现象、热载流子效 应以及击穿现象。为了避免产生短沟道效应，已经提出各种方法，例如，降低接面区域的深 度的方法、或通过在晶体管的沟道区中形成凹部来增加沟道长度的方法。然而，因为半导体存储器件(特别是DRAM)的集成密度已经接近千兆位的密度，所 以需要制造尺寸更小的晶体管。也就是说，千兆位DRAM的晶体管需要小于8F2(F 最小特 征尺寸)的器件面积，而且进一步需要4F2的器件面积。因此，以目前的平面晶体管(该晶 体管具有形成在半导体基板上的栅电极以及形成在栅电极的两侧的接面区域)的结构满 足所需的器件面积是困难的，即使将沟道长度成比例地减小也是如此。为了解决这个问题， 提出了一种竖直沟道晶体管。虽然没有示出，但是制造竖直沟道晶体管的方法如下。借助于光刻工序而将半导 体基板的单元(cell，又称为晶胞)区域蚀刻至预定深度，以形成顶部柱和将顶部柱的侧壁 围绕的间隔物。用间隔物作为蚀刻掩模来进一步蚀刻露出的半导体基板，以形成沟槽。在 沟槽上实施各向同性湿式蚀刻工序，以形成颈部柱，该颈部柱与顶部柱构成一体式结构并 在竖直方向上延伸。颈部柱形成为宽度比顶部柱的宽度窄。在颈部柱的外侧壁上形成栅极 绝缘薄膜以及包括导电薄膜的围绕栅极。在与围绕栅极相邻的半导体基板上实施离子注入 工序，以形成位线杂质区域。将半导体基板蚀刻至与杂质区域分隔开的深度，以形成与杂质 区域分隔开的埋入式位线。为了避免埋入式位线之间的短路，需要深深地蚀刻半导体基板。 根据现有技术按照顺序实施随后工序，以取得具有竖直晶体管的半导体器件。然而，蚀刻半导体基板以分隔埋入式位线的方法降低了半导体器件的集成度。因 此，当埋入式位线的宽度变小时，实施对应工序所需要的尺寸是难以保证的。此外，当在硅基板上直接实施高浓度离子注入工序而形成埋入式位线时，会发生 浮动(floating)现象。浮动现象是由于杂质扩散造成的，该杂质扩散使晶体管的性能劣 化。如果降低离子注入工序的掺杂浓度来改善晶体管的性能，则埋入式位线的电阻值会增 加。为了避免电阻值的增加，已经提出了一种仅在柱的一侧形成位线触点的方法。然 而，在柱之间的较低部分形成接面的工序期间，接面面积借助于热处理来增加，该热处理增 加了漏极诱导势垒降低(DIBL)的发生率并且增加了单元之间的漏电流。
技术实现思路
本专利技术涉及形成稳定的接触、降低埋入式位线的电阻值、在埋入式位线触点孔中 形成扩散阻挡物以及形成浅接面。根据本专利技术的实施例，一种半导体器件的制造方法包括蚀刻半导体基板以形成 多个柱状图案；在所述柱状图案的表面上沉积绝缘层；移除位于所述柱状图案的一侧的所 述绝缘层的一部分，以形成使所述柱状图案露出的触点孔；在所述触点孔中形成阻挡薄膜； 以及在所述柱状图案中形成与所述触点孔接触的接面。所述绝缘层包括氮化物薄膜。所述阻挡薄膜包括TiSi2薄膜。形成所述阻挡薄膜 的步骤包括在所述绝缘层的形成有所述触点孔的表面上形成Ti薄膜；以及将与从所述触 点孔露出的所述柱状图案接触的Ti薄膜转变成TiSi2薄膜。形成所述Ti薄膜的步骤包括 实施使用TiCl4的等离子增强化学气相沉积(PECVD)工序。实施所述PECVD工序的温度在 大约650°C至大约850°C的范围内。该方法还包括在所述Ti薄膜的表面上沉积TiN薄膜。形成所述接面的步骤包括 在所述柱状图案的上部上形成多晶硅层；以及实施退火工序以使所述多晶硅层中的掺杂物 扩散至所述柱状图案的内部。所述多晶硅层是经掺杂的硅。经掺杂的多晶硅通过掺杂磷离 子而形成。退火工序借助于加热炉(furnace)或快速热退火(RTA)工序来实施。在与所述触点孔接触的所述柱状图案中形成所述接面之后，该方法还包括在所 述柱状图案的整个上部上形成位线材料层；以及实施回蚀工序，以在所述柱状图案之间的 较低部分形成埋入式位线。所述位线材料层包含选自如下群组的一种材料，所述群组包括 钨、TiN及其组合。根据本专利技术的实施例，一种半导体器件包括多个柱状图案；触点孔，其形成在所 述柱状图案的一侧；阻挡薄膜，其埋入到所述触点孔中；以及接面，其形成在与所述触点孔 接触的所述柱状图案中。触点孔具有使所述柱状图案从形成于所述柱状图案的表面上的绝缘层中露出的 形状。所述阻挡薄膜包含TiSi2。所述半导体器件还包括在所述柱状图案的表面上的Ti薄 膜以及TiN薄膜。所述半导体器件还包括埋入式位线，所述埋入式位线在所述柱状图案之 间的较低部分中形成为与所述触点孔接触。埋入式位线包含选自如下群组的一种材料，所 述群组包括钨、TiN及其组合。附图说明图Ia至图Ii是示出根据本专利技术实施例的半导体器件的制造方法的透视图。 具体实施例方式下面，将参考附图详细地描述本专利技术的具体实施例。图Ia至图Ii是示出根据本专利技术实施例的半导体器件的制造方法的透视图。参考图la，在半导体基板100上形成硬掩模层(未示出)。硬掩模层(未示出) 可以由非晶碳层、氮氧化硅(SiON)薄膜或非晶硅(a-Si)层所形成。将硬掩模层(未示出)图案化以形成限定埋入式位线区域的硬掩模图案110。用硬 掩模图案110作为掩模来蚀刻半导体基板100，以形成多个柱状图案100a。柱状图案IOOa 是通过蚀刻半导体基板100的一部分而形成于竖直方向上的。实施氧化工序，以在半导体基板100和柱状图案IOOa的表面上形成氧化物薄膜 115。因为氧化工序与硅层起作用，所以被硬掩模图案110覆盖的表面不被氧化。在半导体基板100的包括硬掩模图案110和柱状图案IOOa在内的表面上沉积氮化物薄膜120。参考图lb，在形成有氮化物薄膜120的包括柱状图案IOOa和硬掩模图案110在内 的所得结构的整个上部上形成第一多晶硅层125。包含未掺杂多晶硅的第一多晶硅层125 形成到使硬掩模图案110不露出的高度。实施化学机械抛光(CMP)工序，以使设置在硬掩模图案110的顶侧的氮化物薄膜 120露出。借助于回蚀工序来蚀刻第一多晶硅层125。于是，使硬掩模图案110的一部分从 第一多晶硅层125的顶部突出。在将衬垫氧化物薄膜(liner oxide film)(未示出)和衬 垫氮化物薄膜(未示出)沉积在第一多晶硅层125和露出的氮化物薄膜120的顶部上之后， 实施回蚀工序以在氮化物薄膜120的侧壁表面上形成第一间隔物130。参考图lc，在第一间隔物130和氮化物薄膜120的顶部上形成将位线触点区域敞 开的光阻(photoresist，又称为光刻胶或光致抗蚀剂)图案145。位线触点形成在柱状图 案IOOa的侧表面上。光阻图案145移除设置在硬掩模图案110的一个侧面处的第一间隔 物130，而不移除设置在硬掩模图案110的相对侧面处的第一间隔物130。用光阻图案145 作为掩模来蚀刻第一间隔物130和第一多晶硅层125。第一多晶硅层125经蚀刻而将形成 触点孔的区域露出。参考图ld，移除光阻图案145和第一间隔物130。当移除第一间隔物130时，同时 将设置在硬掩模图案110和柱状图案IOOa的一个侧面的氮化本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：蚀刻半导体基板以形成柱状图案；在所述柱状图案的表面上沉积绝缘层；移除位于所述柱状图案的侧壁上的所述绝缘层的一部分，以形成触点孔，所述触点孔使所述柱状图案的侧壁的一部分露出并限定所述柱状图案的侧壁的一部分；在所述触点孔中形成阻挡薄膜；在所述柱状图案的侧壁的由所述触点孔限定的部分中形成接面区域；以及在所述阻挡薄膜上形成位线以与所述接面电连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金承焕，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR