半导体集成电路(5)在其中央部设置内部电路(4)，并沿着半导体集成电路的4边，排列设置与外部进行信号输入输出用的I/O电路(1、2)及焊盘(3)。I/O电路(2)是设有1个焊盘的1级用I/O电路，I/O电路(1)是在朝向内部电路的方向以锯齿状设有两个焊盘的2级用I/O电路，作为全体设置两种I/O，所设置的焊盘的个数与必要的焊盘数相等。1级用I/O电路(2)与2级用I/O电路(1)具有给其供电的电源布线，这些电源布线为在I/O电路(1、2)的排列方向上前进的环状，在1级用与2级用I/O电路(1、2)间转接电源布线的电源布线转接区域(A)，设置在半导体集成电路的4个角部(C)。从而即使在焊盘数较多的半导体集成电路中，也能有效削减其面积。
【技术实现步骤摘要】
本专利技术涉及一种在周边部设有与外部之间的接口即I/O电路以及焊盘(pad)的半导体集成电路，特别是涉及一种相对于内部电路的规模来说，焊盘数较多的半导体集成电路。
技术介绍
以前，在作为半导体芯片的半导体集成电路中，如图M所示，多个I/O电路1与焊盘2，在内部电路3的外面的周边部排列配置成一级。近年来，对应于工艺的细微化，能够在1个半导体集成电路中设置比以前更多的功能，作为与外部之间的接口而设置的I/O电路以及焊盘数也在增加。但是，存储器电路或逻辑电路等中使用的低耐压型晶体管，以及模拟电路或I/O电路等中使用的高耐压型晶体管中，细微化所带来的面积缩小效果不同，与因制造处理的细微化引起面积大幅缩小的存储器电路或逻辑电路等相比，模拟电路或I/O电路面积几乎没有缩小。该面积缩小效果的不平衡，导致模拟电路或I/O电路所占面积的比例提高。例如图25所示，如果对包括存储器电路或逻辑电路等的内部电路3，在外围设置半导体集成电路所必需的个数的I/O电路以及焊盘，则I/O电路1以及焊盘2的排列所形成的外周框变得比内部电路3大，在内部电路3与I/O电路1以及焊盘2之间产生很大的空间，产生无效的区域，因此即使制造工艺细微化，也存在面积无法缩小的缺点。因此，以前提出了一种焊盘的配置方法，例如图沈所示，通过将焊盘排列成2级， 使得内部电路3的面积与I/O电路1以及焊盘2的排列所形成的外周框之间的平衡良好， 通过这样，与以一级排列设置焊盘的情况相比，即使设置很多焊盘，也能够有效缩小半导体集成电路的面积。该提案例如公开在专利文献1中。专利文献1特开平-45723号公报但是，在如上将焊盘设置成两级的情况下，该两级焊盘用I/O电路被设为与设置的多个焊盘的大小以及配置间距对应的宽度、高度。另外，排列在外周的多个I/O电路中， 为了分别给其供电，在内部形成有在I/O电路的排列方向上延伸的电源布线，在各个I/O电路相邻排列设置时，内部的电源布线之间相连接，一般形成为环状。据此，即使是2级焊盘用I/O电路，也能与1级焊盘用I/O电路一样，形成为宽度以及高度被限定为一种的形状。根据该事实，将焊盘设置成了 2级的上述以前的半导体集成电路中，即使在几乎不需要将焊盘个数在半导体集成电路的所有边中都设置成2级的情况下，也将焊盘在整个外围设置成2级，因此会产生信号的输入输出中不使用的多余的焊盘。关于这样的多余的焊盘，以前分配电源，出于顶降低的目的而用来强化电源。但是，将焊盘设置成了 2级的上述以前的半导体集成电路中，如图25所示，虽然与将焊盘设置成了 1级的半导体集成电路相比，能够缩小面积，但即使在该将焊盘设置成了 2 级的半导体集成电路中，在例如有5个焊盘多余时，如果设置5个多余的焊盘2，便如图沈中虚线所示，面积会相应地增大该5个多余焊盘2的设置所需要的面积，从而削弱了面积减小效果。
技术实现思路
本专利技术着眼于上述课题，目的在于在外周设有多级焊盘的半导体集成电路中，减少多余焊盘的个数，进一步提高面积削减效果。为实现上述目的，本专利技术中I/O电路并不限于一种，而是使用1级焊盘用I/O电路或多级焊盘用I/O电路中的两种I/O电路，调整焊盘个数。此时，在使用至少两种I/O电路的情况下，在将该不同种类的2个I/O电路并排配置时，假设这两个I/O电路间，内部的电源布线彼此没有良好地连接，从而需要配置在这两个I/O电路间良好地连接电源布线的区域，但要对该区域的配置花费功夫，使得面积的削减效果不被降低。也即，技术方案1所述的专利技术的半导体集成电路，具有内部电路；以及排列设置在上述内部电路的外部，将上述内部电路的信号输出到外部或将外部的信号输入到上述内部电路中，且上方能够设置焊盘的多个I/O电路，上述多个I/O电路通过在朝向上述内部电路的方向上述焊盘被设置η (η为1以上的整数)级的η级用I/O电路；以及在朝向上述内部电路的方向上述焊盘被设置η的整数)级的m级用I/O电路这样的、在朝向上述内部电路的方向上的高度不同的至少两种I/O电路构成。技术方案2所述的专利技术是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置的η级用 I/O电路与m级用I/O电路之间，形成有电源布线转接区域，在该电源布线转接区域形成了用来将该η级用I/O电路与m级用I/O电路的电源布线之间连接起来的电源布线。技术方案3所述的专利技术是根据上述技术方案2所述的半导体集成电路，其特征在于上述η级用I/O电路及m级用I/O电路，位于形成半导体集成电路的角部的2边的端部；上述电源布线转接区域形成在上述角部。技术方案4所述的专利技术是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置且相邻的η 级用I/O电路与m级用I/O电路之间，隔开有给定距离。技术方案5所述的专利技术是根据上述技术方案1所述的半导体集成电路，其特征在于上述多个I/O电路，在η级用I/O电路以及m级用I/O电路分别具有在I/O电路排列方向上延伸的电源布线，且至少1个电源布线从外端起的高度位置不同；排列配置且相邻的η 级用I/O电路与m级用I/O电路之间，设有静电放电保护用保护电路。技术方案6所述的专利技术是根据上述技术方案2 5中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，根数互不相同。技术方案7所述的专利技术是根据上述技术方案2 6中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，布线宽度互不相同。技术方案8所述的专利技术是根据上述技术方案2 7中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线与上述m级用I/O电路所具有的电源布线，形成在互不相同的布线层。技术方案9所述的专利技术是根据上述技术方案2 8中任一个所述的半导体集成电路，其特征在于上述η级用I/O电路所具有的电源布线，与上述m级用I/O电路所具有的电源布线，形成的布线层数互不相同。技术方案10所述的专利技术是根据上述技术方案1 9中任一个所述的半导体集成电路，其特征在于上述半导体集成电路是具有4边的长方形；在互相相向的2组的2边中的1组的2边上，设置同一种类的η级用或m级用I/O电路；另一组的2边中的1边，设有与上述1组的2边上所设置的η级用或m级用I/O电路级数不同的I/O电路。技术方案11所述的专利技术是根据上述技术方案1 10中任一个所述的半导体集成电路，其特征在于半导体集成电路的1边上，排列配置有多个η级用I/O电路；配置在上述1边上的多个η级用I/O电路的配置间距，考虑排列设置在其他半导体集成电路的1边上的多个I/O电路的配置间距而设定。技术方案12所述的专利技术的多芯片模块，具有构成如上述技术方案1 11中任一个所述的半导体集成电路的半导体芯片、以及构成其他半导体集成电路的半导体芯片，设置在上述技术方案11所述的半导体集成电路的上述1边上本文档来自技高网...
【技术保护点】
１．一种半导体集成电路，具有：内部电路；以及排列设置在上述内部电路的外部，将上述内部电路的信号输出到外部或将外部的信号输入到上述内部电路中，且在上方能够设置焊盘的多个Ｉ／Ｏ电路，上述多个Ｉ／Ｏ电路由ｎ级用Ｉ／Ｏ电路和ｍ级用Ｉ／Ｏ电路这样的在朝向上述内部电路的方向上的高度不同的至少两种Ｉ／Ｏ电路构成，上述ｎ级用Ｉ／Ｏ电路被构成为上述焊盘在朝向上述内部电路的方向上被设置ｎ级，其中ｎ为１以上的整数；上述ｍ级用Ｉ／Ｏ被构成为上述焊盘在朝向上述内部电路的方向被设置ｍ级，其中ｍ为＞ｎ的整数，上述多个Ｉ／Ｏ电路，按ｎ级用Ｉ／Ｏ电路以及ｍ级用Ｉ／Ｏ电路分别具有在Ｉ／Ｏ电路排列方向上延伸的电源布线，且至少１个电源布线从外端起的高度位置不同；排列配置且相邻的ｎ级用Ｉ／Ｏ电路与ｍ级用Ｉ／Ｏ电路之间，隔开有给定距离。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：松冈大辅，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP
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