一种浅沟槽隔离结构的制造方法技术

本发明专利技术提供了一种浅沟槽隔离结构的制造方法，该方法通过保角沉积得到厚度较小且覆盖均匀的第二掩膜层，有效减少了化学机械抛光所用的压力和时间，保证了第二掩膜层包围的电介质的表面平坦和完整，避免凹陷效应的产生，最终得到表面完好的浅沟槽隔离结构。

Method for manufacturing shallow groove isolation structure

The present invention provides a method for manufacturing a shallow trench isolation structure, the method has small thickness and uniform coverage second mask layer by conformal deposition, effectively reduce the chemical mechanical polishing with pressure and time, the surface of the second dielectric layer mask surrounded by flat and complete, to avoid depression effect. Get a shallow trench isolation structure surface in good condition.

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造领域，特别涉及。
技术介绍
目前，半导体集成电路的(IC)器件通常包括硅材料的半导体衬底上的各种分立电路元件(discrete circuit elements) 0这些分立电路元件要求彼此相互隔离从而能够独立工作而不受到其他元件状态的影响，并且通过布线层(wiring layers)使分立电路元件相互连接实现通信。一种隔离分立电路元件的隔离技术是硅的局部氧化(L0C0Q技术。 随着半导体集成电路中器件集成度的提高，LOCOS技术由于鸟嘴效应等方面的原因不再适用于分立电路元件的隔离。因此，现在普遍采用浅沟槽隔离(Shallow Trench Insulation, STI)技术代替LOCOS技术。浅沟槽隔离技术的重点是形成浅沟槽隔离结构，在申请日为 1997年2月25日的专利号为5721173美国专利文件中公开了一种浅沟槽隔离结构的制作方法，结合图加 2g，详细说明图1所示的现有技术浅沟槽隔离结构的制造方法，其步骤如下步骤101、在提供的晶片(wafer) 201器件面上沉积第一掩膜层，并对所述第一掩膜层和晶片光刻后刻蚀，在所述晶片形成沟槽203。本步骤中，晶片是硅材料衬底或硅材料或其他材料衬底上外延生长的外延层。所述第一掩膜层202的材料可以是多晶硅或氮化硅。以第一氮化硅层202为例，采用低压化学气相沉积(LPCVD)的方法沉积的第一氮化硅层的厚度范围是1000埃到1500埃。本步骤中，光刻是指先在晶片的器件面涂抹一层光刻胶，然后按照需要的掩模板图案进行曝光和显影使光刻胶图案化。本步骤中，刻蚀去除没有被光刻胶图案覆盖的部分第一氮化硅层，并在去除了第一氮化硅层的衬底位置形成沟槽，刻蚀之后去除残留的光刻胶，如图加所示。步骤102、在所述沟槽中以及第一氮化硅层202上沉积电介质，例如二氧化硅。本步骤中，可以先在所述沟槽的沟槽壁(trench wall)表面热氧化沉积二氧化硅衬垫(liner)再在二氧化硅衬垫上沉积电介质，其中，所述二氧化硅衬垫的厚度为几十埃。本步骤中，所述沉积二氧化硅的方法是高密度等离子体化学气相沉积(HDPCVD)、 电子回旋加速共振(Electron Cyclotron Resonance, ECR)等离子体CVD或普通CVD ；沉积的二氧化硅填充沟槽的同时也会在第一氮化硅层上沉积，得到图2b，其中，包括沟槽中的二氧化硅204和第一氮化硅层上的二氧化硅205，二氧化硅衬垫未画出。本步骤中，沉积二氧化硅之后，采用湿法刻蚀去除部分二氧化硅，露出一定宽度的第一氮化硅层，得到图2C，其中，标示出第一氮化硅层的厚度A，沟槽深度B，沟槽中二氧化硅与二氧化硅衬垫的厚度之和C，和露出的第一氮化硅层宽度x，露出第一氮化硅层的原因是刻蚀后第一氮化硅层上的二氧化硅的侧面(side surface)会向背离其相邻沟槽的方向缩进，从而露出一部分第一氮化硅层。本步骤中，第一氮化硅层的厚度，沟槽深度，沟槽中二氧化硅与二氧化硅衬垫的厚度之和以及露出的第一氮化硅层宽度满足关系x > 0，且A+B > C > B。步骤103、所述二氧化硅表面CVD沉积第二掩膜层。本步骤中，如图2d所示，所述第二掩膜层可以是多晶硅或氮化硅。以第二氮化硅层206为例，沉积第二氮化硅层的方法是CVD，为了确保第二氮化硅层完全包裹二氧化硅表面，其沉积厚度约为4000埃。步骤104、化学机械抛光(Chemical Mechanical Polishing, CMP)去除部分所述第二氮化硅层206，露出第一氮化硅层上的二氧化硅层205表面。本步骤中，CMP是把晶片表面和抛光垫相接触，在晶片和抛光垫之间加入磨料，并同时施加压力，通过晶片和抛光垫之间的相对运动使磨料和片表面的材料产生物理化学反应。CMP去除部分第二掩膜层是指去除覆盖在第一氮化硅层上二氧化硅表面的第二氮化硅层。对第二氮化硅层和硅氧化硅的抛光速率选择比设定为200 1。其中，控制CMP的抛光垫的压力是26. 206千帕斯卡(3. 8磅每平方英寸)，抛光时间范围是20秒到70秒。如图 2d所示。可见，留在第一氮化硅层上的第二氮化硅层起到使沟槽中的二氧化硅和第一氮化硅层上的二氧化硅彼此隔离的作用。但是，CMP的过程对其研磨对象的平坦度的一致性影响会随CMP进行的时间的增加而增大，即其对第二氮化硅层的去除过程会使第二氮化硅层下方的二氧化硅表面的平坦度下降，造成缺陷，称为凹陷(dishing)效应。而且，抛光垫的压力会对如图加中所示的邻近沟槽之间的金字塔型二氧化硅205的顶端造成破坏，无法保持完整，其最终结果是在后续去除二氧化硅205以及残留的第一、第二掩膜层时，这种缺陷会传递下去，使沟槽中二氧化硅204的表面出现起伏，严重影响浅沟槽隔离的效果。因此，对第二掩膜层的CMP时间越长，压力越大，造成凹陷效应越明显。步骤105、第一湿法刻蚀第一氮化硅层上的二氧化硅。本步骤中，所述第一湿法刻蚀可以用稀释后的氢氟酸溶液或氢氟酸与氟化铵混合溶液，例如，用氢氟酸与水的比例为1 100的稀释后的氢氟酸溶液，或混合比为1 6的氢氟酸与氟化铵混合溶液，由于所用溶液对二氧化硅和氮化硅刻蚀速率的高选择比，如氢氟酸溶液为3 1，氢氟酸与氟化铵混合溶液为20 1，从而达到完全去除第一氮化硅层上的二氧化硅，但保留第二氮化硅层的目的；其中，第二氮化硅层作为第一湿法刻蚀的掩膜层，保证沟槽中的二氧化硅不被刻蚀，如图2f所示。步骤106、去除残留的第一掩膜层和第二掩膜层。本实施例中，此步骤为第二湿法刻蚀残留的第二氮化硅层和第一氮化硅层。所述第二湿法刻蚀是用温度为200摄氏度的热磷酸溶液，其对二氧化硅和氮化硅刻蚀速率的选择比为1 34，对刻蚀终点的控制准确，最终在沟槽中得到浅沟槽隔离结构，如图2g所示， 至此完成浅沟槽隔离技术的工艺步骤。但是，由于上述的缺陷传递效应，对第二掩膜层的CMP时间过长、压力过大往往会降低浅沟槽隔离结构中的二氧化硅表面平坦度，甚至无法满足对分立电路元件的隔离要求。
技术实现思路
有鉴于此，本专利技术解决的技术问题是对第二掩膜层的CMP时间过长、压力过大往往会降低浅沟槽隔离结构中的二氧化硅表面平坦度，甚至无法满足对分立电路元件的隔离要求。为解决上述问题，本专利技术的技术方案具体是这样实现的，该方法包括在提供的晶片上沉积第一掩膜层，刻蚀所述第一掩膜层和晶片，在晶片形成沟槽；所述沟槽中以及第一掩膜层上沉积电介质，并刻蚀所述电介质，露出部分第一掩膜层；所述电介质表面保角沉积第二掩膜层，所述第二掩膜层的厚度范围是300埃到 600 埃；化学机械抛光所述第二掩膜层，露出第一掩膜层上的电介质表面；第一湿法刻蚀去除第一掩膜层上的电介质；第二湿法刻蚀去除残留的第一掩膜层和第二掩膜层。 所述第一掩膜层为多晶硅或氮化硅。所述电介质为二氧化硅。所述保角沉积第二次掩膜层的方法包括所述晶片置于反应腔中，在反应腔中通入含硅的第一气体；抽出反应腔多余的第一气体；在反应腔中通入含氮的第二气体；抽出反应腔中的反应副产物；以上述步骤为一个循环，不断重复上述循环，直到达到所述第二氮化硅层的厚度范围为止。所述一个循环的时间范围是1秒到2秒。所述一个循环沉积第二次掩膜层的厚度范围是1埃到3埃本文档来自技高网...

【技术保护点】
１．一种浅沟槽隔离结构的制造方法，该方法包括：在提供的晶片上沉积第一掩膜层，刻蚀所述第一掩膜层和晶片，在晶片形成沟槽；所述沟槽中以及第一掩膜层上沉积电介质，并刻蚀所述电介质，露出部分第一掩膜层；所述电介质表面保角沉积第二掩膜层，所述第二掩膜层的厚度范围是３００埃到６００埃；化学机械抛光所述第二掩膜层，露出第一掩膜层上的电介质表面；第一湿法刻蚀去除第一掩膜层上的电介质；第二湿法刻蚀去除残留的第一掩膜层和第二掩膜层。

【技术特征摘要】

【专利技术属性】
技术研发人员：张斐尧，程继，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[]