形成图案的薄SOI制造技术

本发明专利技术涉及一种用于电子器件或光电器件的结构的处理方法，该结构依次包括：体衬底，氧化物层，和半导体层。该方法包括设置掩模部件在半导体层上限定希望的图案，并进行热处理，在氧化物层与所述希望的图案对应的区域内除去受控厚度的氧化物。

【技术实现步骤摘要】
【国外来华专利技术】形成图案的薄SOI本专利技术的目的本专利技术涉及一种用于制造绝缘体结构上的半导体(SeOI)的方法，其具有 形成图案的掩埋的氧化物层。该方法涉及一种半导体层，其转移到接收支撑体 (receiving support)上，随后实行掩模步骤和特定的热处理，实现选择分解 SeOI结构内的绝缘区。 技术现状复合结构即包含交替的体区域(bulk regions )和隔离区域的结构，对该结 构的兴趣日渐提高。实际上，在同样的结构内，体区域和隔离区域的交替使得 在相同的晶片上制造不同的元件，例如-在体区域上的元件，具有介于晶片背面和正面之间的电导率，例如纵向 元件(vertical components )。-彼此完全隔离并与衬底隔离的在SOI (绝缘体上的硅)区域上的元件； 例如MOS元件，MEMS 、 MOEMS系统。图1显示这样的复合结构的一个例子，B指体区域，SOI指SOI区域。制造该复合结构有几种技术。例如借助于在硅片表面之下植入氧气实现 SIMOX方法。使用高温下的热处理将植入区域转变为二氧化硅。为了制造复 合结构，文献US 6,846,727公开了采用掩模将离子局部植入衬底并产生相应的 隔离层。然而，由于氧化硅的体积膨胀，最终的结构表面均匀性差。 用于制造复合结构的其它方法，将已经在其上使硅局部氧化的第一衬底与 第二村底分子结合。文献FR2 847 077公开了这样的方法。然而，分子结合要 求没有任何缺陷的完善表面。因此，在结合之前需要采用例如化学机械抛光 (CMP)、热处理、等离子处理和/或机械抛光等对表面进行特定的清洁。因为在第一衬底的表面上存在复合范围，即硅和氧化物的范围，抛光是一 个关键步骤。实际上，无法以同样的速率用同样的速度抛光硅和二氧化硅，难以在同一 表面上获得两种材料的良好的平整度。特别是如图2所示在抛光后观察到凹陷。取决于氧化物区域和体区域的尺 寸，该凹陷能够达到约IO纳米，并导致质量差的界面和分子结合的低产率。文献US 5,691,231公开了一种使复合界面达到较好的平面化的方法，于是 改善了该结合。该方法在衬底中形成具有氧化物的区域后在表面上沉淀多晶硅 层。实际上，为了获得非常平滑的表面可以非常细致地抛光该多晶硅层。然后 可以将所制备的村底与第二衬底结合，因为界面的质量高，获得良好的结合。 然后蚀刻并抛光第二衬底的另一面，获得SOI所需的厚度。然而，通过该方法改善复合界面的平面化，需要在该方法中沉积所述多晶 硅层的额外步骤。在WO 2004/059711中公开的另一种技术，在于通过分子附着结合两个衬 底，衬底中的一个具有部分隔离区域。该方法公开了形成杂质捕集器以获得高 质量的界面。这样的捕集器可以是隔离区域自身，并通过分布使两个依次的隔 离区域之间的间距最大。这些隔离区域捕集和吸收在热处理期间出现的杂质， 从而用来强化结合面。在该方法中，采用杂质捕集器获得高质量的界面。然而，所有的现有方法基于在已经产生复合界面的衬底上通过分子结合进 行层转移，并且它们导致不能令人满意的结合。 专利技术简述本专利技术的一个目的是产生具有良好的均匀结构表面的复合结构。本专利技术的 另一个目的是提供一种用于制造复合结构而无需结合复合界面的方法，以便确 保高质量的结合。为了达到这些目的并克服现有技术的缺陷，本专利技术提出，根据第一方面， 用于电子器件或光电器件的结构的处理方法，该结构从其底部到其表面依次包 括体衬底、氧化物层和半导体层(IO)，特征在于，它包括设置掩模部件以在半 导体层上限定希望的图案，并进行热处理，以在与所述希望的图案对应的氧化 物层的区域内除去受控厚度的氧化物。处理结构的该方法的一些其它特征是-对于与希望的图案相对应的至少部分所述区域或者全部所述区域，所述受控厚度是氧化物层的整个厚度；-半导体层的与所述希望的图案对应的区域具有受控厚度；-优选地，半导体层的与希望的图案相对应的区域的所述受控厚度包括在250和5000埃之间的，优选在250和1000埃之间；-掩模部件是按照与所述希望的图案互补的图案来覆盖半导体层的掩才莫； -通过热氧化该半导体层，或者通过在该半导体层上沉积氮化物或氧化物 形成所述掩模；-由比半导体层与所述希望的图案相对应的区域更厚的该半导体层的掩 模区域形成掩模部件；-优选地所述掩模区域比半导体层与所述希望的图案对应的区域厚至少 1.5倍；-在惰性或还原性气氛中，以受控的温度和受控的持续时间进行热处理， 其中，选择所述半导体层的区域的受控厚度、所述受控的温度和持续时间，在 氧化物层与所述希望的图案对应的区域内分解受控厚度的氧化物；-优选受控的温度在1100和1300。C之间，受控的持续时间在5分钟和5 小时之间；-选择半导体层的所述区域的所述受控厚度和所述受控的温度，以使氧化物层的平均减小速率为至少0.5埃每分钟；-热处理之前，氧化物层的厚度包括在100和1000埃之间。 在第二方面，本专利技术提出一种用于电子器件或光电器件的结构的制造方法，该结构从其底部到其表面依次包括体层(bulk layer )、氧化物层和半导体层，特征在于该方法包括下列步骤(a) 设置半导体层；(b) 使半导体层与体衬底结合，以在结合面上形成氧化物层，以形成依次 包括所述衬底、氧化物层和半导体层的结构；(c) 设置掩模部件，以在半导体层上限定希望的图案；(d) 进行热处理，以在氧化物层与所述希望的图案相对应的区域内除去受 控厚度的氧化物。该结构的制造方法的 一些其它特征是-对于与希望的图案相对应的至少部分所述区域或者全部所述区域，所述受控厚度是氧化物层的整个厚度；-半导体层与所述希望的图案相对应的区域具有受控厚度；-优选地半导体层与希望的图案对应的区域的所述受控厚度包括在250和5000埃之间，优选在250和1000埃之间；-步骤(c)包括按照与所述希望的图案互补的图案在半导体层上形成掩模； -步骤(c)包括根据所述希望的图案蚀刻该半导体层，用于形成比与所述希望的图案相对应的区域更厚的掩模区域；-优选所述掩模区域比半导体层与所述希望的图案相对应的区域厚至少1.5倍；-在惰性或还原性气氛中，以受控的温度和受控的持续时间进行所述热处 理，其中，选择半导体层与所述希望的图案对应的区域的所述受控厚度、所述 受控的温度和持续时间，在氧化物层与所述希望的图案相对应的区域内分解受 控厚度的氧化物；-所述受控的温度在1100和1300。C之间，所述受控的持续时间在5分钟和5小时之间；-在热处理之前，氧化物层包括在100和1000埃之间。 在第三方面，本专利技术提出一种用于电子器件或光电器件的结构，依次包括体村底、氧化物层和半导体层，特征在于该氧化物层包括有选择地控制厚度的区域该结构的一些其它特征是-氧化物层包括具有第一厚度的区域和具有较小的第二厚度的区域「 -氧化物层包括没有氧化物的区域。-优选地半导体层的厚度包括在250和5000埃之间，优选在250和1000 埃之间；-该氧化物层的厚度包括在100和1000埃之间。附图说明在阅读了下面的描述后，本专利技术的其它特征、目的和优点将变得更清楚，由下列解该描述图1显示包括体区域和SOI区域的复合结构。图2显示抛光具有复合区域的衬底时发生的凹陷现象。图3显示根据本专利技术进行处理的SOI结本文档来自技高网...

【技术保护点】
处理用于电子器件或光电器件的结构（５０）的方法，该结构依次包括：　－体衬底（２０），　－氧化物层（３０），以及　－半导体层（１０），　其特征在于，该方法包括设置掩模部件以在该半导体层（１０）上限定希望的图案，并进行热 处理，从而在与所述希望的图案相对应的氧化物层（３０）的区域（３２）内除去受控厚度的氧化物。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：奥列格科农丘克，
申请(专利权)人：SOITEC绝缘体上硅技术公司，
类型：发明
国别省市：FR[法国]