形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法制造方法及图纸

一种制备ＦｉｎＦＥＴ装置（１００）的方法包括在绝缘层（１２０）上形成鳍结构（２１０）。该鳍结构（２１０）包括导电鳍。该方法还包括形成源极／漏极区（２２０／２３０）并在鳍（２１０）上形成虚拟栅极（３００）。可去除该虚拟栅极（３００），并可减小沟道区中的鳍（２１０）的宽度。该方法进一步包括沉积金属材料（１０１０）以取代所去除的虚拟栅极（３００）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置及制备半导体装置的方法。本专利技术特别应用于双栅极装置(double-gate devices)。
技术介绍
对超大规模集成半导体装置的高密度及性能的不断需求要求诸如栅极长度的设计特征小于100纳米(nm)，要求高可靠性及提高的生产率。将设计特征减小至100nm以下向传统的方法论提出了挑战。例如，当传统的平面型金属氧化物半导体场效应晶体管(MOSFETs)的栅极长度按比例减小至100nm以下时，与短沟道效应有关的问题，诸如源极及漏极间的过量漏电(excessive leakage)，变得越来越难克服。此外，迁移率降低及许多过程方面的问题也使得难以将传统MOSFETs按比例减小以包含不断减小的装置特征。因此正在研发新型装置结构以改善FET性能并容许进一步按比例减小装置。双栅极MOSFETs代表新的结构，该新的结构被认为是取代目前平面型MOSFETs的候选者。在双栅极MOSFETs内，可用两个栅极来控制短沟道效应。FinFET是近来新的双栅极结构，其展示出良好的短沟道行为。FinFET包括形成在垂直鳍(fin)内的沟道。可用类似于传统平面型MOSFETs的布线(layout)和过程技术来制备FinFET结构。
技术实现思路
与本专利技术相一致的实施例提供了形成FinFET装置中的栅极以及薄化(thinning)FinFET装置中的鳍的方法。可在沟道区中薄化鳍以减小在FinFET装置的那个区域中的鳍的宽度。本专利技术的额外优点及其它特征将在如下的描述中部分地提及，对本领域普通技术人员在阅读下述之后部分地会显而易见或可从本专利技术的实践中学习到。可尤其如随附的权利要求所指出的那样来实现并获得本专利技术的优点及特征。根据本专利技术，通过形成FinFET装置中的栅极的方法，可部分获得前述优点及其它优点。该方法包括在绝缘体上硅(SOI)晶片上沉积第一介电层，其中该SOI晶片包括位于绝缘层上的硅层。该方法还包括在第一介电层的一部分上形成抗蚀剂掩模(resist mask)，蚀刻第一介电层和硅层未被抗蚀剂掩模所覆盖的部分，以形成鳍和覆盖鳍的上表面的介电盖(dielectric cap)。该方法进一步包括在介电盖上沉积栅极层，在栅极层上沉积第二介电层，蚀刻栅极层和第二介电层以形成栅极结构，形成邻接栅极结构的侧壁隔离物(sidewall spacers)并在栅极结构和侧壁隔离物上形成第三介电层。该方法还包括平坦化(planarizing)第三介电层以暴露出第二介电层的上表面，去除栅极结构中的第二介电层和栅极层，蚀刻鳍以减小半导体装置的沟道区中的鳍的宽度并沉积栅极材料以取代所去除的栅极层。根据本专利技术的另一方面，提出了一种制备半导体装置的方法。该方法包括在绝缘层上形成鳍结构，其中，该鳍结构包括导电鳍(conductive fin)。该方法还包括形成源极及漏极区，在鳍结构上形成栅极并去除栅极以形成凹部区域(recessed area)。该方法进一步包括薄化半导体装置的沟道区中的鳍的宽度并在凹部区域内沉积金属。通过如下详细描述，本专利技术的其它优点及特征对于本领域的技术人员将是显而易见的。所示及所描述的实施例示意了被预期是实施本专利技术的最佳模式。可在各种明显的方面修改本专利技术，而都不背离本专利技术。因此，附图在本质上仅被认为是示意的，而并非限定的。附图说明参考附图，其中，具有同一参考数字指示的组件可表示全文中相同的组件。图1是示意可用于根据本专利技术的实施例来形成鳍的示例性层的剖面图。图2A是示意根据本专利技术的示例性实施例来形成鳍的剖面图。图2B示意了根据本专利技术的示例性实施例的图2A中的半导体装置的俯视图。图3A是示意根据本专利技术的示例性实施例来形成栅极结构的俯视图。图3B是示意根据本专利技术的示例性实施例来形成图3A中栅极的剖面图。图4是示意根据本专利技术的示例性实施例来形成邻接栅极结构的侧壁隔离物的剖面图。图5A和图5B是示意根据本专利技术的示例性实施例在图4的装置上形成金属-硅化物化合物的剖面图。图6是示意根据本专利技术的示例性实施例在图5的装置上形成介电层的剖面图。图7A是示意根据本专利技术的示例性实施例在图6的装置上平坦化介电层的剖面图。图7B示意了根据本专利技术的示例性实施例去除一部分虚拟栅极(dummy gate)结构的剖面图。图8示意了根据本专利技术的示例性实施例去除另一部分虚拟栅极结构的剖面图。图9是示意根据本专利技术的示例性实施例来薄化沟道区中的鳍的剖面图。图10A是示意根据本专利技术的示例性实施例来形成栅极的剖面图。图10B是示意根据本专利技术的示例性实施例的图10A所示半导体装置的俯视图。图11A-11D是示意根据本专利技术的另一个实施例来形成全方位栅极(gate-all-around)结构的剖面图。具体实施例方式参考附图对本专利技术作如下的详细描述。不同附图中相同的参考数字代表相同或相似的组件。如下的详细描述也并非限制本专利技术。而是，本专利技术的范围由随附的权利要求及其等价物而限定。与本专利技术相一致的实施例提供了制备FinFET装置的方法。在一个实施例中，可在FinFET装置的栅极区内形成虚拟栅极。可去除该虚拟栅极且可蚀刻该鳍以减小FinFET装置的沟道区中的鳍的宽度。接着，可沉积导电材料以形成栅极。图1示意了根据本专利技术实施例所形成的半导体装置100的剖面图。参考图1，半导体装置100可包括绝缘体上硅(SOI)结构，该绝缘体上硅结构包括硅基片110、掩埋氧化物层(buried oxide layer)120和掩埋氧化物层120上的硅层130。可用传统方式在基片110上形成掩埋氧化物层120和硅层130。在一个示例性的实施例中，掩埋氧化物层120可包括诸如SiO2的硅氧化物(silicon oxide)，并且可具有在约1500至约3000范围内的厚度。硅层130可包括厚度在约200至1000范围内的单晶硅或多晶硅。硅层130用于形成FinFET晶体管装置的鳍，如以下更详细描述的那样。在与本专利技术相一致的其它实施例中，基片110和层130可包含诸如锗的其它半导体材料或诸如硅-锗的半导体材料组合。掩埋氧化物层120也可包括其它的介电材料。可在硅层130上形成诸如硅氮化物(silicon nitride)层或硅氧化物层的介电层140，以在后续蚀刻过程中作为保护盖。在一个示例性的实施例中，介电层140所沉积的厚度可在约100至约250的范围内。接着，可沉积并图案化(patterned)光刻胶层，以形成用于后续加工的光刻胶掩模(photoresist mask)150。可用传统的方式来沉积并图案化光刻胶层。然后可蚀刻半导体装置100。在一个示例性的实施例中，可用传统的方式来蚀刻硅层130，蚀刻终止在掩埋氧化物层120，如图2A所示。参考图2A，介质层140和硅层130已被蚀刻以形成鳍210，该鳍210包含硅并具有介电盖140。鳍210形成后，可邻接鳍210的各自两端形成源极区及漏极区。例如，在一个示例性的实施例中，可用传统的方法沉积、图案化并蚀刻硅层、锗层或硅锗组合以形成源极区及漏极区。图2B示意了包括源极区220及漏极区230的半导体装置100的俯视图，该源极区220及漏极区230依照本专利技术的示例性实施例形成在掩埋氧化物层120上并邻接鳍210。将图2B中的俯视图定向，本文档来自技高网...

【技术保护点】
一种在ＦｉｎＦＥＴ装置（１００）中形成栅极的方法，包括：　　　　在绝缘体上硅（ＳＯＩ）晶片上沉积第一介电层（１４０），所述ＳＯＩ晶片包含绝缘层（１２０）上的硅层（１３０）；　　　　在所述第一介电层（１４０）的一部分上形成抗蚀剂掩模（１５０）；　　　　蚀刻第一介电层（１４０）和硅层（１３０）未被所述抗蚀剂掩模（１５０）所覆盖的部分，以形成鳍（２１０）和覆盖所述鳍（２１０）的上表面的介电盖（１４０）；　　　　在所述介电盖（１４０）上沉积栅极层（３１０）；　　　　在所述栅极层（３１０）上沉积第二介电层（３２０）；　　　　蚀刻所述栅极层（３１０）和第二介电层（３２０）以形成栅极结构（３００）；　　　　形成邻接所述栅极结构（３００）的侧壁隔离物（４１０）；　　　　在所述ＦｉｎＦＥＴ装置（１００）上形成第三介电层（６１０）；　　　　平坦化所述第三介电层（６１０）以暴露出所述第二介电层（３２０）的上表面；　　　　去除所述栅极结构（３００）内的第二介电层（３２０）和栅极层（３１０）；　　　　蚀刻所述鳍（２１０）以减小所述半导体装置（１００）的沟道区中的鳍（２１０）的宽度；以及　　　　沉积栅极材料（１０１０）以取代所去除的栅极层（３１０）。...

【技术特征摘要】
【国外来华专利技术】US 2003-4-3 10/405,3421.一种在FinFET装置(100)中形成栅极的方法，包括在绝缘体上硅(SOI)晶片上沉积第一介电层(140)，所述SOI晶片包含绝缘层(120)上的硅层(130)；在所述第一介电层(140)的一部分上形成抗蚀剂掩模(150)；蚀刻第一介电层(140)和硅层(130)未被所述抗蚀剂掩模(150)所覆盖的部分，以形成鳍(210)和覆盖所述鳍(210)的上表面的介电盖(140)；在所述介电盖(140)上沉积栅极层(310)；在所述栅极层(310)上沉积第二介电层(320)；蚀刻所述栅极层(310)和第二介电层(320)以形成栅极结构(300)；形成邻接所述栅极结构(300)的侧壁隔离物(410)；在所述FinFET装置(100)上形成第三介电层(610)；平坦化所述第三介电层(610)以暴露出所述第二介电层(320)的上表面；去除所述栅极结构(300)内的第二介电层(320)和栅极层(310)；蚀刻所述鳍(210)以减小所述半导体装置(100)的沟道区中的鳍(210)的宽度；以及沉积栅极材料(1010)以取代所去除的栅极层(310)。2.如权利要求1所述的方法，进一步包括平坦化栅极材料(1010)以使所述栅极材料(1010)与侧壁隔离物(410)的上表面基本上平齐。3.如权利要求1所述的方法，其中，蚀刻所述鳍(210)将沟道区中的鳍(210)的宽度减小约20nm至约100nm。4.如权利要求1所述的方法，进一步包括在所述绝缘层(120)上邻接所述鳍(210)的第一端形成源极区(220)；在所述绝缘层(120)上邻接所述鳍(210)的第二端...

【专利技术属性】
技术研发人员：俞斌，汪海宏，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]