晶片封装体制造技术

提供一种晶片封装体，晶片封装体包括半导体基底，具有第一表面和相对的第二表面。间隔层设置在半导体基底的第二表面下方，并且盖板设置在间隔层下方。形成凹陷部邻接半导体基底的侧壁，由半导体基底的第一表面至少延伸至间隔层。然后，保护层设置在半导体基底的第一表面之上以及凹陷部内。本发明专利技术可提升晶片封装体的信赖性，并避免导线层产生脱层现象。

【技术实现步骤摘要】

本专利技术有关于一种晶片封装体，特别有关于一种具有硅通孔(through-Silicon via)的晶片封装体及其制造方法。
技术介绍
为了使电子装置的尺寸越来越小，电子装置内所含的晶片封装体也需要越变越小。降低晶片封装体尺寸的方法之一包括在被封装的晶片内使用硅通孔。然而，在某些情况下，硅通孔内的重布路线层在热循环试验过程中很容易从硅通孔的侧壁脱层 (delaminated)，因此，硅通孔也会使得被封装晶片的信赖性下降。因此，业界亟需一种新的晶片封装体设计以及其制造方法。
技术实现思路
本专利技术提供一种晶片封装体，包括半导体基底，具有第一表面和相对的第二表面； 贯穿孔设置于第一表面上，由第一表面延伸至第二表面；导线层设置于第一表面之上，且延伸至贯穿孔；缓冲插塞设置于贯穿孔内的导线层之上；以及保护层设置于半导体基底的整个第一表面之上。此外，本专利技术还提供一种晶片封装体的制造方法，包括提供一半导体基底，具有第一表面和相对的第二表面；形成贯穿孔于第一表面上，由第一表面延伸至第二表面；在第一表面之上顺应性地形成导线层，且延伸至贯穿孔；在贯穿孔内的导线层之上形成缓冲插塞；以及形成保护层覆盖半导体基底的整个第一表面。本专利技术另提供一种晶片封装体，包括半导体基底，具有第一表面和相对的第二表面；间隔层设置在半导体基底的第二表面下方；盖板设置在间隔层下方；形成凹陷部邻接半导体基底的侧壁，由半导体基底的第一表面至少延伸至间隔层。然后，保护层设置在半导体基底的第一表面之上以及凹陷部内。本专利技术还提供一种晶片封装体的制造方法，包括提供半导体基底，具有第一表面和相对的第二表面；在半导体基底的第二表面下方形成间隔层；将盖板粘着至间隔层的下方；在半导体基底的第一表面上沿着切割线形成沟槽开口，由第一表面至少延伸至间隔层； 在半导体基底的第一表面上方以及沟槽开口内形成保护层。然后，沿着切割线分割半导体基底，形成晶片封装体，其中每个晶片封装体包括至少一凹陷部，邻接半导体基底的侧壁， 由半导体基底的第一表面至少延伸至间隔层，并且被保护层覆盖。本专利技术又提供一种晶片封装体，包括一半导体基底，具有一第一表面和一与该第一表面相对的第二表面；一间隔层，设置在该半导体基底的该第二表面之下；一盖板，设置在该间隔层之下；一凹陷部，邻接该半导体基底的一侧壁；一贯穿孔，设置于该半导体基底的该第一表面上，由该第一表面延伸至该第二表面；以及一保护层，设置于该半导体基底的该第一表面之上，且填充于该凹陷部与该贯穿孔内。本专利技术所述的晶片封装体，该凹陷部由该半导体基底的该第一表面延伸至该间隔层。本专利技术所述的晶片封装体，该凹陷部由该半导体基底的该第一表面延伸至该盖板。本专利技术所述的晶片封装体，该凹陷部与该贯穿孔同时形成。本专利技术所述的晶片封装体，该凹陷部由该半导体基底的该第一表面延伸至该第二表面。本专利技术所述的晶片封装体，该凹陷部在该贯穿孔之后形成。本专利技术所述的晶片封装体，该凹陷部经由一预切割制程形成。本专利技术所述的晶片封装体，该贯穿孔内还包括一缓冲插塞，且该缓冲插塞设置于该保护层下方。本专利技术所述的晶片封装体，还包括一导线层顺应性地设置于该半导体基底的该第一表面之上，延伸至该贯穿孔内，且设置于该缓冲插塞下方，以及设置在该凹陷部邻接该半导体基底的该侧壁上。本专利技术所述的晶片封装体，该凹陷部具有一倾斜面。本专利技术可提升晶片封装体的信赖性，并避免导线层产生脱层现象。附图说明图1是显示依据本专利技术的一实施例，晶片封装体的剖面示意图。图2A-2H是显示依据本专利技术的一实施例，制造图1的晶片封装体的各步骤的剖面示意图。图3是显示依据本专利技术的一实施例，晶片封装体的剖面示意图。图4A-4I是显示依据本专利技术的一实施例，制造图3的晶片封装体的各步骤的剖面示意图。附图中符号的简单说明如下IOUOaUOb 晶片；100 半导体基底；IOOa 第一表面；IOOb 第二表面；102 半导体元件；102a 导电垫；104 粘着层；106 间隔层；110 盖板；112 空穴；114 贯穿孔；116、 130 凹陷部、沟槽开口 ；118 绝缘层；120 导线层；122 缓冲材料；124 缓冲插塞；126 保护层；1 :导电凸块；SL:切割线。具体实施例方式为了让本专利技术的上述目的、特征及优点能更明显易懂，以下配合所附图式，作详细说明如下。以下以实施例并配合图式详细说明本专利技术，在图式或说明书描述中，相似或相同的部分使用相同的图号。且在图式中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，图式中各元件的部分将以描述说明，值得注意的是，图中未绘示或描述的元件，为本领域普通技术人员所知的形式。另外，特定的实施例仅为揭示本专利技术使用的特定方式，其并非用以限定本专利技术。本专利技术是以一制作影像感测元件封装体(image sensorpackage)的实施例作为说明。然而，可以了解的是，在本专利技术的晶片封装体的实施例中，其可应用于各种包括有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digitalor analog circuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(opto electronic devices)、微机电系统(micro electro mechanical system ；MEMS) > 微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(physical sensor)。特别是可选择使用晶圆级封装(wafer scale package ；WSP) 制程对影像感测元件、发光二极管(light-emitting diodes ;LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波兀件(surfaceacoustic wave devices)、压力感测器 (process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级晶片封装(wafer level chip scalepackage ； mXSP)。另外，上述晶圆级封装制程亦适用于借堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layer integrated circuit devices)的晶片封装体。请参阅图1，其是显示本专利技术一实施例的晶片封装体的部分剖面示意图，其可由晶圆级封装制程形成。首先，提供带有半导体基底100的晶片10，半导体基底100具有第一表面100a与相对的第二表面100b。半导体元件102例如为互补式金属氧化物半导体(CMOS) 影像感测元件，以及/或微透镜形成第二表面100b上作为有源面(active surface)。至少一贯穿孔(through hole) 114形本文档来自技高网...

【技术保护点】
１．一种晶片封装体，其特征在于，包括：一半导体基底，具有一第一表面和一与该第一表面相对的第二表面；一间隔层，设置在该半导体基底的该第二表面之下；一盖板，设置在该间隔层之下；一凹陷部，邻接该半导体基底的一侧壁；一贯穿孔，设置于该半导体基底的该第一表面上，且由该第一表面延伸至该第二表面；以及一保护层，设置于该半导体基底的该第一表面之上，且填充于该凹陷部与该贯穿孔内。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：林佳升，蔡佳伦，徐长生，李柏汉，
申请(专利权)人：精材科技股份有限公司，
类型：发明
国别省市：71