本实用新型专利技术公开一种集成电路的故障解除电路，包括故障检测电路、逻辑控制电路、嵌位电路，所述集成电路内部电源输入端与故障检测电路连接，在故障检测电路上设有逻辑控制电路，还设有嵌位电路与逻辑控制电路和集成电路内部电源输入端连接。该电路结构能够避免因异常电平触发集成电路内部寄生三极管导通而使芯片的功能失效。（*该技术在2018年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及电子电路技术，尤其是半导体集成电路技术。
技术介绍
就现有集成电路生产工艺，以n阱p衬底单阱工艺为例，对如图1 所示的双电源芯片电路，接PMOS管MP1的漏极的节点Bl和接NMOS管MN1 的漏极的节点B2为电源接入端点，芯片的VDD和GND接芯片电源，当两 个电源均未接入电路中时，PMOS管MP1和NMOS管MN1处于截至状态，当 只接入Bl节点与B2节点间的电源时，且节点Bl接电源正极，节点B2 接该电源的负极，芯片的B1节点的电平相对于VDD变为正电平，芯片的 B2节点的电平相对于GND变为负电平，且此时MP1和MN1仍然未导通， 而通过M0S管的寄生二极管DP1、 DN1正向导通就形成如图2所示的〈B1 一VDD—GND-B2〉的电流回路。又由于采用n阱p衬底单阱工艺的集成电 路中所有NM0S管的n+源漏区均在同一衬底上，负电平使如图3所示的寄 生叩n三极管导通，节点B2为三极管的发射极，地为基极，其他同一p 衬低上的n+有源区为集电极，如此可能造成集成电路功能紊乱。同理， 对于P阱n衬底单阱工艺的集成电路中所有PMOS管的p+源漏区均在同一 衬底上，正电平使如图4所示的寄生p叩三极管导通，节点B1为三极管 的发射极，VDD为基极，其他同一 n衬低上的p+有源区为集电极，致使 集成电路功能失效。
技术实现思路
本技术所要解决的技术是提供一种集成电路的故障解除电路， 避免因异常电平触发集成电路内部寄生三极管导通而使芯片的功能失 效。为解决上述技术问题，本技术的技术方案是 一种集成电路的 故障解除电路，在所述集成电路内部电源接入端连接有故障检测电路， 在故障检测电路上设有逻辑控制电路，还设有嵌位电路，所述嵌位电路 与逻辑控制电路和集成电路内部电源接入端连接。通过故障检测电路检测因集成电路内部电源接入端的电平异常触发 寄生三极管导通与否情况，逻辑控制电路根据故障检测电路的输出控制 嵌位电路工作，强行拉低寄生三极管的基极-发射极间电压，令寄生三极 管的基极-发射极间电压小于该三极管导通所需的电压值，使寄生三极管 处于截止状态，消除寄生三极管对电路的影响，使集成电路处于正常工 作状态，从而解除集成电路故障。作为改进，所述集成电路为n阱p衬底工艺制造的集成电路，所述故障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源接入端与集成电路一 PMOS管的漏极连接，该PMOS管的源极与芯片 电源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一 接入端连接，该内部电源接入端与集成电路一 NMOS管漏极连接，该 NMOS管的源极与集成电路地GND连接。所述故障检测电路包括两个比较器第一比较器和第二比较器，所 述两个比较器的输入端均与集成电路内部电源接入端连接。所述逻辑控 制电路包括一个逻辑或非门，所述逻辑或非门的输入端与所述两个比较 器的输出端连接。所述嵌位电路由开关和嵌位源串联构成，所述嵌位源 的另一端与地GND连接，所述开关的另一端与集成电路内部电源接入端之一连接，所述逻辑或非门通过输出逻辑信号控制开关的开、闭。作为改进，所述集成电路为p阱n衬底单阱工艺集成电路，所述故 障检测电路一输入端与集成电路内部电源接入端之一连接，该内部电源 接入端与集成电路一 PMOS管的漏极连接，该PMOS管的源极与芯片电 源VDD连接，所述故障检测电路另一输入端与集成电路内部电源另一接 入端连接，该内部电源接入端与集成电路一NMOS管漏极连接，该NMOS 管的源极与集成电路地GND连接。所述故障检测电路包括两个比较器 第一比较器和第二比较器，所述两个比较器的输入端均与集成电路内部 电源接入端连接。所述逻辑控制电路包括一个逻辑与非门，所述与逻辑 与非门的输入端与所述两个比较器的输出端连接。所述嵌位电路由开关 和嵌位源串联构成，所述嵌位源的另一端与芯片接入电源VDD连接，所 述开关的另一端与集成电路内部电源另一接入端连接，所述逻辑与非门 通过输出逻辑信号控制开关的开、闭。以上两种改进中，所述嵌位电路亦可只由开关构成，相应的输出逻 辑信号控制该开关的开、闭；所述嵌位电路亦可只由嵌位源构成，嵌位 源始终对寄生三极管的基极-发射极间电压保持嵌位，使寄生三极管始终 保持截至状态。与现有技术相比，本技术所带来的有益效果是 在集成电路电源接入端点增设了故障检测电路、逻辑控制电路和嵌 位电路，可以对集成电路内部电源接入端的电平进行实施监测和控制， 确保能够制止因发生异常电平而导致出现的寄生三极管的导通，进而保 证了芯片电路正常工作。附图说明图l为现有技术以n阱p衬底的集成电路示意图； 图2为现有技术的集成电路因异常电平所产生的电流回路示意图； 图3为现有技术以n阱p衬底的集成电路因异常电平所产生的寄生 三极管示意图4为现有技术以p阱n衬底的集成电路因异常电平所产生的寄生三极管示意图5为实施例1以n阱p衬底的集成电路示意图； 图6为实施例2以p阱n衬底的集成电路示意图； 图7为实施例1的故障检测电路结构示意图； 图8为实施例2的故障检测电路结构示意图； 图9为实施例1逻辑控制电路的或非门； 图10为实施例2逻辑控制电路的与非门。具体实施方式以下结合说明书附图对本技术作进一步说明。本技术一种集成电路的故障解除电路，该保护电路包括故障 检测电路l、逻辑控制电路2和嵌位电路3，其中，所述故障检测电路l 用于检测集成电路内部电源接入端的电平，且监测该内部电源接入端的 异常电平触发寄生三极管导通情况，输出故障检测信号；所述逻辑控制 电路2根据故障检测电路1输出的故障检测信号，输出逻辑控制信号； 所述嵌位电路3根据逻辑控制电路2输出的逻辑控制信号将集成电路中 以内部电源接入端为基极的寄生三极管的基极-发射极间电压下拉至低 于该寄生三极管的导通电压的电压值。 实施例1如图5所示，所述故障解除电路以对n阱p衬底工艺制造的集成电 路进行保护详细说明，该集成电路中所有NMOS管的源漏n+区均在同一p衬底上。所述故障检测电路1一输入端连接集成电路内部电源接入端之一的Bl节点，Bl节点同时连接一 PMOS管MP1的漏极，该PMOS管的源极 接芯片电源VDD，该故障检测电路1另一输入端连接集成电路内部电源 另一接入端的B2节点，该B2节点与一NMOS管MNl的漏极连接，该 NMOS管的源极接集成电路地GND。所述故障检测电路1的输出与逻辑 控制电路2连接，该故障检测电路1判断是否有异常电平触发如图3所 示的寄生NPN三极管导通的故障发生。如图7所示，所述故障检测电路1包括第一 比较器4和第二比较器5 ， 该第一比较器4和第二比较器5的输入端分别各自与集成电路内部电源 接入端连接，其输出分别与逻辑控制电路2连接。具体地说，第一比较 器4和第二比较器5的正输入端均接Bl节点，负输入端均接B2节点， 输出分别为故障检测信号Cl和故障检测信号C2，故障检测信号Cl和故 障检测信号C2输出至逻辑控制电路2。当集成电路正常工作时，故障检 测信号Cl和故障检测信号C2同为逻辑1;当内部电源接入端发生异常 电平情况时，寄生NPN三极管导通使第一比较器4、第二比较器5内部 NMOS管n+有源区的电位被拉低至低电平，这样寄本文档来自技高网...
【技术保护点】
一种集成电路的故障解除电路，其特征在于：在所述集成电路内部电源接入端连接有故障检测电路，在故障检测电路上设有逻辑控制电路，还设有嵌位电路，所述嵌位电路与逻辑控制电路和集成电路内部电源接入端连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：张奇，
申请(专利权)人：深圳市昊芯微电子有限公司，
类型：实用新型
国别省市：94[中国|深圳]
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